[{"data":1,"prerenderedAt":66},["ShallowReactive",2],{"blog-high-speed-pcb-design-cn":3},{"title":4,"description":5,"date":6,"lastUpdated":6,"category":7,"image":8,"readingTime":9,"wordCount":10,"timeRequired":11,"htmlContent":12,"faq":13,"tags":26,"slug":34,"sourceLocale":35,"availableLocales":36,"jsonld":42},"高速 PCB 设计指南：叠层损耗预算、阻抗公差控制与 SerDes 差分布线物理约束","依据接口要求、损耗预算、材料和铜箔数据、受控阻抗、过孔模型及制造放行证据规划高速 PCB 通道。","2026-10-15","technology",null,5,802,"PT5M","\u003Cp>高速 PCB 的电气行为取决于信号边沿、走线电气长度和互连结构，不存在适用于所有设计的 100 MHz 或 10 Gbps 分界线。应根据所选接口和器件要求，评估包括封装、走线、过孔、连接器及线缆在内的完整通道，再决定板材和布线规则。\u003C/p>\n\u003Cp>HILPCB 的设计支持包括信号完整性/电源完整性（SI/PI）及热分析；我们的\u003Ca href=\"/cn/products/high-speed-pcb/\">高速 PCB\u003C/a>和\u003Ca href=\"/cn/products/multilayer-pcb/\">多层板\u003C/a>方案可为已放行的结构提供制造输入。建模、测试条验收和系统级资格验证属于不同的交付内容。\u003C/p>\n\u003Ch2>PCB 何时算高速？如何分配通道损耗预算？\u003C/h2>\n\u003Cp>应比较单程传播延迟与实际信号边沿时间。可用“走线长度 × 单位长度延迟 ÷ 边沿时间”作为初步筛查指标；可接受比例取决于接口和允许的误差。不存在一个能证明反射可忽略或规定必须采用某种端接方式的通用长度阈值。\u003C/p>\n\u003Cp>以一个\u003Cstrong>假设示例\u003C/strong>说明：若边沿时间为 50 ps、传播延迟为 165 ps/in，则按半个边沿时间的启发式计算，\u003Ccode>50 / (2 × 165) ≈ 0.15 in\u003C/code>，约为 3.8 mm。这只是该假设下的估算结果，并非普遍的失效界限。验证时应使用所选叠层及发射端/接收端模型。\u003C/p>\n\u003Cp>分配损耗预算时，应统一参考平面。作为预算核算，PCB 部分可从完整通道允许值中扣除封装、连接器及其他已分配损耗和设计裕量。级联实际 S 参数时还需考虑失配、反射和耦合，不能把标量损耗相加当成完整通道仿真。\u003C/p>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>接口示例\u003C/th>\n\u003Cth>标称工作速率\u003C/th>\n\u003Cth>信号方式 / 奈奎斯特关系\u003C/th>\n\u003Cth>需取得的预算或模型\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>DDR4-3200\u003C/td>\n\u003Ctd>每个数据引脚 3.2 Gb/s\u003C/td>\n\u003Ctd>NRZ；标称奈奎斯特频率 1.6 GHz\u003C/td>\n\u003Ctd>器件/拓扑、时序及通道要求\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>DDR5-6400\u003C/td>\n\u003Ctd>每个数据引脚 6.4 Gb/s\u003C/td>\n\u003Ctd>NRZ；标称奈奎斯特频率 3.2 GHz\u003C/td>\n\u003Ctd>实际拓扑、封装和控制器建议\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>PCIe 4.0\u003C/td>\n\u003Ctd>16 GT/s\u003C/td>\n\u003Ctd>NRZ；奈奎斯特频率 8 GHz\u003C/td>\n\u003Ctd>适用的 Base/CEM 要求及平台损耗分配\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>PCIe 5.0\u003C/td>\n\u003Ctd>32 GT/s\u003C/td>\n\u003Ctd>NRZ；奈奎斯特频率 16 GHz\u003C/td>\n\u003Ctd>明确的参考平面及封装/连接器损耗分配\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>PCIe 6.0\u003C/td>\n\u003Ctd>64 GT/s 数据速率标称值\u003C/td>\n\u003Ctd>PAM4、32 GBd；奈奎斯特频率 16 GHz\u003C/td>\n\u003Ctd>适用规范版本、通道拓扑和验证方法\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>56G PAM4 示例\u003C/td>\n\u003Ctd>56 Gb/s（具体开销假设另定）\u003C/td>\n\u003Ctd>28 GBd；奈奎斯特频率 14 GHz\u003C/td>\n\u003Ctd>实际 PHY 速率、编码和通道类别\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>112G PAM4 示例\u003C/td>\n\u003Ctd>112 Gb/s（具体开销假设另定）\u003C/td>\n\u003Ctd>56 GBd；奈奎斯特频率 28 GHz\u003C/td>\n\u003Ctd>实际 PHY 速率、编码和通道类别\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Cp>奈奎斯特频率用于比较，并不代表每个模型所需考虑的最高频率。\u003Ca href=\"https://pcisig.com/blog/why-did-pcie%C2%AE-60-specification-adopt-pam4-there-are-many-reasons\">PCI-SIG 对 PAM4 的说明\u003C/a>解释了 PCIe 6.0 的信号速率关系；\u003Ca href=\"/cn/blog/industrial-grade-ai-server-motherboard-ai-server-backplane-challenges/\">AI 服务器通道评估\u003C/a>则说明，规范公布的总损耗不能全部分配给 PCB 走线。导体和介质损耗取决于几何结构、铜箔、材料及频段，不能笼统认为 10 GHz 以上总由其中一种损耗占主导。\u003C/p>\n\u003Ch2>叠层设计：综合评估介质损耗与铜箔粗糙度\u003C/h2>\n\u003Cp>应结合通道模型、组装环境以及板厂能够制造的结构，选择层压板材料和铜箔。损耗等级名称不能互相替代，也不能仅凭材料系列名称推定每英寸衰减或采购价格。\u003C/p>\n\u003Cp>假设铜电导率 \u003Ccode>σ = 5.8 × 10^7 S/m\u003C/code>、磁导率 \u003Ccode>μ ≈ μ0\u003C/code>，铜的趋肤深度为：\u003C/p>\n\u003Cp>\u003Ccode>δ = 1 / √(π f μ σ) ≈ 66,000 / √(f in Hz) µm\u003C/code>。\u003C/p>\n\u003Cp>在 28 GHz 时，计算结果约为 \u003Cstrong>0.39 µm\u003C/strong>。若频率单位用 MHz，系数约为 66。这是理想材料计算，并非成品走线损耗模型。粗糙度会影响导体损耗；应注明铜箔表面轮廓指标及模型，不要把 Rq 与 Rz 当作同一指标，也不要承诺固定比例的损耗改善。\u003C/p>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>材料或结构选项\u003C/th>\n\u003Cth>需比较的数据\u003C/th>\n\u003Cth>制造方面需确认的问题\u003C/th>\n\u003Cth>选材前的证据\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>通用 FR-4 牌号\u003C/td>\n\u003Ctd>按频率/方法测得的实际 Dk/Df、温度特性\u003C/td>\n\u003Ctd>拟定长度和铜箔是否满足要求？\u003C/td>\n\u003Ctd>以报价结构为输入的通道分析结果\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Isola FR408HR 示例\u003C/td>\n\u003Ctd>制造商提供的具体牌号/结构数据\u003C/td>\n\u003Ctd>可供应哪种芯板、半固化片和铜箔？\u003C/td>\n\u003Ctd>与具体牌号、板材型号相对应的模型输入\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Panasonic Megtron 示例\u003C/td>\n\u003Ctd>完整产品后缀和可供铜箔\u003C/td>\n\u003Ctd>所选结构是否可供应并已验证？\u003C/td>\n\u003Ctd>数据表、建议叠层及损耗相关性资料\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>其他低损耗树脂体系\u003C/td>\n\u003Ctd>测试条件一致的可比数据\u003C/td>\n\u003Ctd>需要何种加工和粘合流程？\u003C/td>\n\u003Ctd>具体牌号、结构与工艺评估\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Rogers RO4350B 示例\u003C/td>\n\u003Ctd>10 GHz、23°C 时工艺 Dk 为 3.48、Df 为 0.0037；设计 Dk 是另一参数\u003C/td>\n\u003Ctd>该烃类/陶瓷结构是否适合电路需求？\u003C/td>\n\u003Ctd>\u003Ca href=\"https://www.rogerscorp.com/-/media/project/rogerscorp/documents/advanced-electronics-solutions/english/data-sheets/ro4000-laminates-ro4003c-and-ro4350b---data-sheet.pdf\">制造商 RO4000 系列数据表\u003C/a>及相关模型\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>混压叠层\u003C/td>\n\u003Ctd>分层材料、铜箔和压合后几何结构\u003C/td>\n\u003Ctd>粘合、对位和热行为是否兼容？\u003C/td>\n\u003Ctd>已批准的组合结构与替代规则\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Cp>应根据目标走线长度下模型和实测得到的通道裕量选择材料。评估完整通道及制造变化，并可参考\u003Ca href=\"/cn/blog/low-loss-pcb/\">低损耗 PCB\u003C/a>和\u003Ca href=\"/cn/blog/high-tg-fr4-guide-pcb-stackup-materials/\">高 Tg FR-4\u003C/a>了解电气与热设计边界。\u003C/p>\n\u003Ch2>受控阻抗：如何评估 ±10% 与 ±5% 公差？\u003C/h2>\n\u003Cp>阻抗目标和公差应依据接口、发射端/接收端特性及所选拓扑确定。50 Ω 单端或 85/90/100 Ω 差分等数值只是示例，不是适用于所有网络的通用目标。\u003C/p>\n\u003Cp>蚀刻和电镀后的走线应采用求解器所用的成品铜几何、介质和铜箔模型。侧壁形状和光绘补偿取决于具体工艺；不能假定所有 1 oz 走线都有相同的侧壁角度、线宽变化或阻抗偏差。\u003C/p>\n\u003Cpre>\u003Ccode>蚀刻后导体截面示意（具体形状取决于制造流程）：\n             w_top（上部线宽）\n             +--------+\n            /          \\\n           /            \\\n          +--------------+  <- 侧壁形状依工艺而定\n          |   介质基板   |\n          +--------------+\n\u003C/code>\u003C/pre>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>控制项\u003C/th>\n\u003Cth>影响结果的因素\u003C/th>\n\u003Cth>布线前需约定\u003C/th>\n\u003Cth>放行证据\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>铜箔与几何\u003C/td>\n\u003Ctd>铜箔、电镀、线宽/线距和截面形状\u003C/td>\n\u003Ctd>可供应的成品尺寸与公差\u003C/td>\n\u003Ctd>工艺数据及相关尺寸检查\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>介质\u003C/td>\n\u003Ctd>压合后厚度、树脂/玻纤结构和 Dk 模型\u003C/td>\n\u003Ctd>批准的叠层及允许变更\u003C/td>\n\u003Ctd>叠层确认和约定截面\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>CAM 补偿\u003C/td>\n\u003Ctd>实际蚀刻工艺与铜结构\u003C/td>\n\u003Ctd>设计责任方批准几何修改\u003C/td>\n\u003Ctd>已放行光绘资料及求解器相关性\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>测试条\u003C/td>\n\u003Ctd>位置、代表性、方法和抽样方式\u003C/td>\n\u003Ctd>目标、公差、测量窗口及判定规则\u003C/td>\n\u003Ctd>标明范围的 TDR 记录\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Cp>HILPCB 已发布适用于合格结构的 ±5% 阻抗路线。应确认具体叠层、目标和测试条方案；±5% 或 ±10% 本身都不代表必须采用某一板材等级、设备流程或抽样方案，也不对应固定价格溢价。可使用\u003Ca href=\"/cn/tools/impedance-calculator/\">阻抗计算工具\u003C/a>初步估算几何尺寸，并在放行前取得板厂评审。\u003C/p>\n\u003Ch2>高速布线约束：过孔残桩、回流路径与玻纤布偏斜\u003C/h2>\n\u003Cp>在高密度数字板上，信号劣化往往来自换层位置的结构不连续，而不是均匀走线本身。\u003C/p>\n\u003Ch3>1. 过孔残桩谐振与控深背钻\u003C/h3>\n\u003Cp>内层走线通过通孔过孔连接时，延伸到目标层之外、未用于传输的孔铜部分会形成开路传输线残桩。理想开路残桩可能产生四分之一波长谐振；下式仅适用于均匀、无负载结构的初步估算：\u003C/p>\n\u003Cdiv class=\"math-block\">f\u003Csub>notch\u003C/sub> = (c / 4 × L\u003Csub>stub\u003C/sub> × √D\u003Csub>k\u003C/sub>)\u003C/div>\n\n\u003Cp>作为一个\u003Cstrong>理想开路残桩示例\u003C/strong>，假设电气长度为 1.9 mm、有效相对介电常数为 3.5，四分之一波长估算为 \u003Ccode>c / (4 × 0.0019 × √3.5) ≈ 21.1 GHz\u003C/code>。这不是过孔实测谐振值：焊盘、耦合、回流路径和色散都会改变过渡结构，仅凭陷波估算也不能断定链路必然失效。\u003C/p>\n\u003Cp>仅在过渡结构模型和通道要求支持时才选择背钻。图纸应注明相连层、钻孔面/直径、不得钻穿的安全间距、残桩限值及公差，并与板厂确认最坏叠层和检验方式。仅凭 20 Gbps 速率不能判定必须背钻，也不能据此套用统一残桩长度。\u003C/p>\n\u003Cpre>\u003Ccode>信号换层与残桩示意（具体过孔结构和加工余量需按设计核对）：\n\n 顶层信号 Layer 1        [信号输入端] --->+\n                                         | (有效导通孔壁 Active Barrel)\n 内部走线 Layer 3        [信号输出端] <--+\n ========================================|================== 完整地参考平面 Ground Plane\n                                         |\n                                         | <- 待清除的有害过孔残桩 (Unwanted Stub)\n                                         |\n 底层铜箔 Layer 16                       | (原本连通到底层的通孔)\n                                  +------+------+\n                                  |   \\      /   |\n                                  |    \\    /    | <- 背钻钻尖进入深度 (Backdrill Overshoot)\n                                  |     \\  /     |\n                                  +-------V------+\n                                     示例目标：≤ 0.20 mm (8 mil)；\n                                     实际限值按通道模型、图纸及公差确认\n\u003C/code>\u003C/pre>\n\u003Ch3>2. 回流路径连续性与地伴随过孔\u003C/h3>\n\u003Cp>对快速信号分量，应与走线一并评审相邻参考平面和回流路径过渡，避免跨越预定参考层的间隙。\u003C/p>\n\u003Cul>\n\u003Cli>\u003Cstrong>同一地网络：\u003C/strong> 信号换层时，附近的地回流过孔可连接参考平面；位置应按实际几何和接口要求确定。\u003C/li>\n\u003Cli>\u003Cstrong>不同参考网络：\u003C/strong> 条件允许时应保持参考一致。若需设置耦合网络，应通过电气分析确认其不会破坏所需隔离，并符合直流连接要求；不能把通用 0.1 µF 电容当作替代评审的固定方案。\u003C/li>\n\u003Cli>\u003Cstrong>开槽与过孔阵列：\u003C/strong> 检查实际回流铜箔，包括密集反焊盘和连接器引出区域；不能仅凭平面层名称认定回流连续。\u003C/li>\n\u003C/ul>\n\u003Cp>TI 的 \u003Ca href=\"https://www.ti.com/lit/an/slla414/slla414.pdf\">SLLA414A 布局指南\u003C/a>讨论了特定接口的回流路径和过孔残桩缓解方法；应参考对应器件指南，不要把其中的尺寸直接套用于所有板件。\u003C/p>\n\u003Ch3>3. 玻纤布编织效应与差分对偏斜\u003C/h3>\n\u003Cp>玻纤和树脂的分布可能改变差分对两根走线的等效传播延迟。对于假设均匀的截面，传播延迟近似随 \u003Ccode>长度 × √εeff / c\u003C/code> 变化；玻纤布局部效应需要采用适当的等效模型，不能把纯玻璃或纯树脂的 Dk 当成整条走线所处的介质。\u003C/p>\n\u003Cp>应与板厂及 SI 负责人讨论展宽玻纤布结构、走线角度和材料选项。仅凭玻纤布型号不能保证其采用了展宽结构；走线角度和偏斜限值也应由实际通道要求决定。使用拟采购材料验证差分对内偏斜、层间差异和完整通道。\u003C/p>\n\u003Ch2>高速原型 VNA/TDR 信号完整性故障排查\u003C/h2>\n\u003Cp>判定原因前，应先将测量结果与已放行设计、校准状态和被测样品进行核对。\u003C/p>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>故障表象\u003C/th>\n\u003Cth>需调查的可能原因\u003C/th>\n\u003Cth>有用证据\u003C/th>\n\u003Cth>可评估的措施与验收\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>S21 出现窄带陷波\u003C/td>\n\u003Ctd>过孔/连接器谐振或测试夹具影响\u003C/td>\n\u003Ctd>已校准的参考平面、过渡结构模型及实际几何\u003C/td>\n\u003Ctd>修正已确认的问题结构，并核实通道限值\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>差分对内偏斜过大\u003C/td>\n\u003Ctd>玻纤布、层间/几何不一致、封装或引出结构\u003C/td>\n\u003Ctd>一致的延迟模型及测量结果\u003C/td>\n\u003Ctd>按接口预算评估结构和布线\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>TDR 阶跃\u003C/td>\n\u003Ctd>线宽、介质、参考平面或引出不连续\u003C/td>\n\u003Ctd>阶跃波形/窗口、导出几何和相关截面\u003C/td>\n\u003Ctd>对照目标值及公差核对被测结构\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>插入损耗过大\u003C/td>\n\u003Ctd>介质、铜箔、几何或夹具模型\u003C/td>\n\u003Ctd>材料/铜箔信息、校准损耗数据及去嵌结果\u003C/td>\n\u003Ctd>调整相关结构后重新验证通道\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>微孔连接间歇性异常\u003C/td>\n\u003Ctd>连接界面完整性、热历史或几何\u003C/td>\n\u003Ctd>电气监测、约定应力测试和失效分析\u003C/td>\n\u003Ctd>验证修订后的过孔/工艺；不能据此推导通用叠孔禁令或包铜数值\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>串扰\u003C/td>\n\u003Ctd>耦合长度、间距、参考路径或引出结构\u003C/td>\n\u003Ctd>正确的端口映射、干扰源条件及通道模型\u003C/td>\n\u003Ctd>根据实际几何确定隔离限值，避免使用通用 3W/4W 规则\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Ch2>高速板采购与供应链成本动因\u003C/h2>\n\u003Cp>评估实际材料、加工工艺和检验证据包，不应套用通用百分比加价。\u003C/p>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>成本或交期因素\u003C/th>\n\u003Cth>需要确认的内容\u003C/th>\n\u003Cth>采购/质量决策\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>低损耗芯板与半固化片\u003C/td>\n\u003Ctd>具体牌号、玻纤、铜箔、库存和保质期\u003C/td>\n\u003Ctd>批准的结构、替代料和报价交期\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>控深背钻\u003C/td>\n\u003Ctd>加工次数、公差、避让间距和检验方式\u003C/td>\n\u003Ctd>按通道需求确定加工位置，并约定残桩证据\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>阻抗控制\u003C/td>\n\u003Ctd>几何尺寸、公差、测试条位置和抽样方式\u003C/td>\n\u003Ctd>明确所需记录及验收判定规则\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>铜箔选择\u003C/td>\n\u003Ctd>表面轮廓指标/模型及粘合兼容性\u003C/td>\n\u003Ctd>权衡通道收益、供应情况和工艺验证\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>多次压合/HDI\u003C/td>\n\u003Ctd>过孔层跨、压合循环、加工处理和可靠性证据\u003C/td>\n\u003Ctd>确认组合工艺已验证并取得交期报价\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Cp>下单前应确认测试条抽样、背钻检验、实际铜箔结构及混压材料兼容性。结合供应商的具体报价，比较铜箔数据、测试条抽样和工艺时间。\u003C/p>\n\u003Ch2>提交询价与放行资料清单\u003C/h2>\n\u003Cp>\u003Cstrong>随 RFQ 或放行资料提交：\u003C/strong>\u003C/p>\n\u003Col>\n\u003Cli>原生 \u003Ccode>ODB++\u003C/code> 或 \u003Ccode>IPC-2581\u003C/code> 归档（或含网表的 \u003Ccode>Gerber X2\u003C/code>），以及 Excellon 钻孔和背钻文件。\u003C/li>\n\u003Cli>主叠层图，注明目标覆铜板型号/牌号、玻纤布样式（\u003Ccode>1067\u003C/code>、\u003Ccode>1078\u003C/code>、\u003Ccode>2116\u003C/code>、\u003Ccode>3313\u003C/code>）、铜厚及铜箔轮廓（\u003Ccode>VLP\u003C/code> 或 \u003Ccode>HVLP\u003C/code>）。\u003C/li>\n\u003Cli>受控阻抗表，列明单端和差分目标阻抗（\u003Ccode>50 Ω\u003C/code>、\u003Ccode>85 Ω\u003C/code>、\u003Ccode>90 Ω\u003C/code>、\u003Ccode>100 Ω\u003C/code>）、公差（\u003Ccode>±10%\u003C/code> 或 \u003Ccode>±5%\u003C/code>）、线宽/线距及参考层。\u003C/li>\n\u003Cli>背钻表，列明起始层、禁止钻穿层及按实际过渡模型和制造公差确定的最大残桩长度。\u003C/li>\n\u003C/ol>\n\u003Cp>\u003Cstrong>签核前向供应商索取：\u003C/strong>\u003C/p>\n\u003Col>\n\u003Cli>工厂建模的压合叠层表，列出实际芯板/半固化片结构、目标奈奎斯特频率下的有效 \u003Cspan class=\"math-inline\">D\u003Csub>k\u003C/sub>\u003C/span>/\u003Cspan class=\"math-inline\">D\u003Csub>f\u003C/sub>\u003C/span> 及 CAM 补偿后的线宽。\u003C/li>\n\u003Cli>TDR 阻抗测试条报告；若有要求，还应提供对应生产拼板的 VNA \u003Cspan class=\"math-inline\">S\u003Csub>21\u003C/sub>\u003C/span>/\u003Cspan class=\"math-inline\">S\u003Csub>11\u003C/sub>\u003C/span> 插入损耗扫描。\u003C/li>\n\u003Cli>金相切片报告，核实介质层厚度、梯形蚀刻几何及背钻后的残桩长度。\u003C/li>\n\u003Cli>原材料覆铜板合格证明（CoC），确认所有低损耗芯板和半固化片的批次追溯信息。\u003C/li>\n\u003C/ol>\n\u003Cp>\u003Cstrong>明确各环节责任：\u003C/strong>\u003C/p>\n\u003Cul>\n\u003Cli>设计：通道损耗预算仿真、差分对布线、回流路径地过孔及背钻网络分配。\u003C/li>\n\u003Cli>质量：测试条 TDR 和金相切片的验收准则、锡炉热应力签核及批次追溯审核。\u003C/li>\n\u003Cli>采购：核实低损耗板材库存与交期，比较混压叠层成本，并在报价阶段确认测试范围。\u003C/li>\n\u003C/ul>\n\u003Cp>\u003Cstrong>按阶段确认放行证据：\u003C/strong>\u003C/p>\n\u003Cul>\n\u003Cli>EVT：签核工厂叠层仿真，并检查首件 TDR 测试条和背钻切片。\u003C/li>\n\u003Cli>DVT：在温度范围内验证完整通道眼图/VNA S 参数。\u003C/li>\n\u003Cli>PVT：检查试产多拼板 TDR Cp/Cpk 分布。\u003C/li>\n\u003Cli>MP：出货前逐批记录 TDR 测试条结果并核实原材料覆铜板 CoC。\u003C/li>\n\u003C/ul>\n\u003Cp>叠层结构和阻抗目标准备好供制造评审后，可了解我们的\u003Ca href=\"/cn/products/high-speed-pcb/\">高速 PCB\u003C/a>、\u003Ca href=\"/cn/products/multilayer-pcb/\">多层 PCB\u003C/a>和 \u003Ca href=\"/cn/services/pcb-design/\">PCB 设计服务\u003C/a>，或提交文件\u003Ca href=\"/cn/quote/\">申请报价\u003C/a>。\u003C/p>\n\u003Cdiv data-component=\"BlogQuickQuoteInline\">\u003C/div>\n\n\u003C!-- faq:start -->\n\u003Ch3>PCB 走线何时需要受控阻抗？\u003C/h3>\n\u003Cp>应结合实际边沿速率、传播延迟、接口要求和允许的反射/时序误差评估电气长度，再根据器件/通道模型定义阻抗、参考路径和端接方式。不存在通用的半英寸或上升时间十分之一作为验收规则。\u003C/p>\n\u003Ch3>为什么 10 GHz 以上铜箔粗糙度会影响性能？\u003C/h3>\n\u003Cp>当粗糙度尺度与电流分布相关时，它可能影响导体损耗。假设特定铜属性，28 GHz 时趋肤深度约为 0.39 µm。应比较实际铜箔指标/模型和通道测量；固定的粗糙度损耗比例并不适用于所有几何结构。\u003C/p>\n\u003Ch3>25 Gbps 通道的背钻残桩需要多短？\u003C/h3>\n\u003Cp>应根据完整过孔/连接器通道模型、实际速率、调制方式和参考平面推导残桩限值。图纸应规定最坏情况长度、钻孔公差和禁止钻穿间距，并检验双方约定的结构。还需确认通道满足规定的性能和检验限值。\u003C/p>\n\u003Ch3>±10% 与 ±5% 阻抗公差会如何影响量产成本？\u003C/h3>\n\u003Cp>更紧的公差可能需要不同的板件结构、工艺窗口和验证计划。应确认供应商实际能力和报价，包括测试条抽样及报告；不能仅凭 ±5% 推定通用的加价比例或强制设备方案。\u003C/p>\n\u003C!-- faq:end -->\n\n\u003Cscript type=\"application/ld+json\">\n{\n  \"@context\": \"https://schema.org\",\n  \"@type\": \"TechArticle\",\n  \"headline\": \"高速 PCB 设计指南：叠层损耗预算、阻抗公差控制与 SerDes 差分布线物理约束\",\n  \"description\": \"依据接口要求、损耗预算、材料和铜箔数据、受控阻抗、过孔模型及制造放行证据规划高速 PCB 通道。\",\n  \"datePublished\": \"2026-10-15\",\n  \"author\": {\n    \"@type\": \"Organization\",\n    \"name\": \"HilPCB\"\n  },\n  \"publisher\": {\n    \"@type\": \"Organization\",\n    \"name\": \"HilPCB\"\n  },\n  \"about\": {\n    \"@type\": \"Thing\",\n    \"name\": \"High-Speed PCB Design\"\n  },\n  \"keywords\": [\"高速 PCB 设计\", \"高速 PCB 布线\", \"阻抗控制电路板\", \"SerDes 布线\", \"信号完整性 PCB\", \"控深背钻\", \"高速高频板材\"]\n}\n\u003C/script>\n\u003Csection class=\"related-links\" aria-label=\"Related\">\u003Ch3>Related links\u003C/h3>\u003Cul>\u003Cli>\u003Ca href=\"/cn/products/high-speed-pcb/\">高速 PCB\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/cn/products/multilayer-pcb/\">多层板\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/cn/blog/industrial-grade-ai-server-motherboard-ai-server-backplane-challenges/\">工业级 AI 服务器主板 PCB：攻克 AI 服务器背板的高速互连与供电设计瓶颈\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/cn/blog/low-loss-pcb/\">低损耗PCB材料：选型、铜箔粗糙度与制造\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/cn/blog/high-tg-fr4-guide-pcb-stackup-materials/\">高Tg FR-4板材选型与多层板叠层设计白皮书工程指南\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/cn/tools/impedance-calculator/\">阻抗计算工具\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/cn/services/pcb-design/\">PCB 设计服务\u003C/a>\u003C/li>\u003C/ul>\u003C/section>",[14,17,20,23],{"question":15,"answer":16,"answerText":16},"PCB 走线何时需要受控阻抗？","应结合实际边沿速率、传播延迟、接口要求和允许的反射/时序误差评估电气长度，再根据器件/通道模型定义阻抗、参考路径和端接方式。不存在通用的半英寸或上升时间十分之一作为验收规则。",{"question":18,"answer":19,"answerText":19},"为什么 10 GHz 以上铜箔粗糙度会影响性能？","当粗糙度尺度与电流分布相关时，它可能影响导体损耗。假设特定铜属性，28 GHz 时趋肤深度约为 0.39 µm。应比较实际铜箔指标/模型和通道测量；固定的粗糙度损耗比例并不适用于所有几何结构。",{"question":21,"answer":22,"answerText":22},"25 Gbps 通道的背钻残桩需要多短？","应根据完整过孔/连接器通道模型、实际速率、调制方式和参考平面推导残桩限值。图纸应规定最坏情况长度、钻孔公差和禁止钻穿间距，并检验双方约定的结构。还需确认通道满足规定的性能和检验限值。",{"question":24,"answer":25,"answerText":25},"±10% 与 ±5% 阻抗公差会如何影响量产成本？","更紧的公差可能需要不同的板件结构、工艺窗口和验证计划。应确认供应商实际能力和报价，包括测试条抽样及报告；不能仅凭 ±5% 推定通用的加价比例或强制设备方案。",[27,28,29,30,31,32,33],"高速 PCB 设计","高速 PCB 布线","阻抗控制电路板","SerDes 布线","信号完整性 PCB","控深背钻","高速高频板材","high-speed-pcb-design","cn",[37,38,39,35,40,41],"en","de","it","fr","ru",{"blog":43,"breadcrumb":52},{"@context":44,"@type":45,"headline":4,"description":5,"url":46,"datePublished":6,"dateModified":6,"timeRequired":11,"keywords":47,"articleSection":7,"author":48,"publisher":51},"https://schema.org","BlogPosting","https://hilpcb.com/cn/blog/high-speed-pcb-design/","高速 PCB 设计, 高速 PCB 布线, 阻抗控制电路板, SerDes 布线, 信号完整性 PCB, 控深背钻, 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