[{"data":1,"prerenderedAt":64},["ShallowReactive",2],{"blog-ddr-memory-pcb-layout-de":3},{"title":4,"description":5,"date":6,"lastUpdated":6,"category":7,"image":8,"readingTime":9,"wordCount":10,"timeRequired":11,"htmlContent":12,"faq":13,"tags":29,"slug":33,"sourceLocale":34,"availableLocales":35,"jsonld":40},"DDR4-Leiterplattenlayout: Checkliste für Routing und Lagenaufbau","Planen Sie das DDR4-Routing anhand der bausteinspezifischen Topologie, des Lagenaufbaus, des Timings und der Rückstrompfade und prüfen Sie vor der Freigabe Fertigungsanforderungen.","2026-11-06","design",null,11,2034,"PT11M","\u003Cp>Ein zuverlässiges DDR4-Layout beginnt mit den Unterlagen des konkreten Controllers und DRAMs, nicht mit einer allgemeinen Regel zum Längenabgleich. Wählen Sie die Topologie, platzieren Sie die Bausteine, stimmen Sie einen fertigbaren Lagenaufbau ab und führen Sie jedes Signal mit Bezug auf seine vorgesehene Referenzebene. Prüfen Sie anschließend Impedanz, Timing, Rückstrompfade und Fertigungsanforderungen vor der Freigabe.\u003C/p>\n\u003Cp>Entscheidend ist: Ein DQ-Signal wird mit \u003Cstrong>seiner eigenen DQS-Gruppe\u003C/strong> verglichen, und zwar anhand der Timing- und Gehäuseverzögerungsregeln des Controller-Herstellers. Jede DDR-Leiterbahn auf eine einzige Gesamtlänge abzugleichen ist weder notwendig noch ein Ersatz für ein Timing-Budget.\u003C/p>\n\u003Cp>Diese Checkliste behandelt allgemeine industrielle DDR4-Designs. Einen separaten anwendungsspezifischen Kontext finden Sie unter \u003Ca href=\"/de/blog/memory-interface-drone-uav/\">Speicherschnittstellen für Drohnen und UAVs\u003C/a>. Routinggrenzen für LPDDR4 oder DDR5 werden hier nicht auf DDR4 übertragen.\u003C/p>\n\u003Cp>\u003Cimg src=\"/assets/blogs/ddr-memory-pcb-layout/ddr4-so-dimm-example.webp\" alt=\"Ein DDR4-SO-DIMM-Speichermodul\">\u003C/p>\n\u003Ch2>1. Designregeln vor der Platzierung festlegen\u003C/h2>\n\u003Cp>Sammeln Sie die aktuelle Dokumentation für den konkreten Controller, die DRAM-Bausteine und den Betriebsmodus. Halten Sie die maßgeblichen Revisionen fest, damit nachvollziehbar ist, welche Regeln dem Layout zugrunde lagen. Die Ausgangsdokumentation sollte umfassen:\u003C/p>\n\u003Cul>\n\u003Cli>Datenblatt, Hardware-Designleitfaden und DDR4-Layoutanforderungen des Controllers.\u003C/li>\n\u003Cli>Datenblatt des DRAMs einschließlich Organisation, Gehäuse und elektrischer Anforderungen.\u003C/li>\n\u003Cli>Zutreffende Anforderungen des Speicherstandards und Implementierungshinweise des Controller-Herstellers.\u003C/li>\n\u003Cli>Gehäuse- oder Pinverzögerungsdaten, sofern der Hersteller diese in Timing-Prüfungen einbezieht.\u003C/li>\n\u003Cli>Referenzdesigns nur dann, wenn Baustein, Topologie und Betriebsbedingungen relevant sind.\u003C/li>\n\u003C/ul>\n\u003Cp>Der \u003Cem>UltraScale Architecture PCB Design User Guide\u003C/em> (UG583) von AMD unterscheidet beispielsweise DDR4-Topologien, Signalgruppen und Routingbedingungen für die dort behandelten Bausteine. Sein Lagenaufbau und seine Werte sind keine universellen DDR4-Anforderungen. Der \u003Cem>Versal Adaptive SoC PCB Design User Guide\u003C/em> (UG863) von AMD enthält Beispiele zu Referenzebenen und Rückstromverbindungen in einem anderen Bausteinkontext. Verwenden Sie diese Beispiele nur, wenn ihre Annahmen zum Projekt passen.\u003C/p>\n\u003Cp>Der Designverantwortliche sollte widersprüchliche Vorgaben mit den jeweiligen Bausteinherstellern klären, bevor eine Einschränkung als Freigaberegel gilt.\u003C/p>\n\u003Ch2>Entscheidungstabelle für DDR4-Layouts\u003C/h2>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>Entscheidung\u003C/th>\n\u003Cth>Festzulegen\u003C/th>\n\u003Cth>Prüfung vor Freigabe\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>Topologie\u003C/td>\n\u003Ctd>Vom Controller unterstützte DRAM-Organisation, Rank-Struktur, Abzweige und Terminierung\u003C/td>\n\u003Ctd>Schaltplan und Routingvorgaben beschreiben dieselbe Topologie\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Platzierung und Herausführung\u003C/td>\n\u003Ctd>Ausrichtung der Bausteine, Pin-Herausführung, Lagenwechsel und Zugang zur Entkopplung\u003C/td>\n\u003Ctd>Jede Signalgruppe hat einen praktikablen Weg, ohne ihre Referenz zu unterbrechen\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Lagenaufbau\u003C/td>\n\u003Ctd>Signallagen, angrenzende Referenzen, Dielektrikumsaufbau und Zielimpedanzen\u003C/td>\n\u003Ctd>Leiterplattenlieferant bestätigt, dass der vorgeschlagene Aufbau fertigbar ist\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Signaltiming\u003C/td>\n\u003Ctd>DQ zur eigenen DQS-Gruppe, DQS-Paar, CK-Paar sowie gegebenenfalls Beziehungen zwischen Adresse, Befehl und Steuerung\u003C/td>\n\u003Ctd>Vorgaben und Berichte verwenden die vom Hersteller definierten Endpunkte und Gehäusebehandlung\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Übergänge\u003C/td>\n\u003Ctd>Zulässige Via-Strukturen, Rückstrompfad und Behandlung etwaiger Stichleitungen\u003C/td>\n\u003Ctd>Via-Positionen und Referenzwechsel werden geprüft, nicht nur gezählt\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Verifizierung\u003C/td>\n\u003Ctd>Erforderliche Layoutprüfungen, Simulation, Coupon-Prüfung und Bestückungsinspektion\u003C/td>\n\u003Ctd>Für jede Methode sind Zweck, Abnahmekriterien und Verantwortlicher festgelegt\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Ch2>2. Topologie auswählen und Bausteine platzieren\u003C/h2>\n\u003Cp>Wählen Sie die unterstützte Topologie, bevor Sie einzelne Leiterbahnen optimieren. DDR4-Adress- und Befehlssignale können in einem geeigneten Design als Fly-by-Leitung geführt werden, während DQ und DQS bei bestimmten Konfigurationen Punkt-zu-Punkt verlaufen können. Keine dieser Anordnungen darf ohne Prüfung der Controller- und DRAM-Organisation sowie der Herstellerhinweise vorausgesetzt werden.\u003C/p>\n\u003Cp>Klären Sie Anzahl der Bausteine und Ranks, Signallast, Terminierungsansatz und zulässige Abzweige. Prüfen Sie Schaltplan und Leiterplatte gemeinsam: Eine auf den ersten Blick praktische Platzierung kann eine unbeabsichtigte Stichleitung erzwingen oder die erforderliche Routingreihenfolge unpraktikabel machen.\u003C/p>\n\u003Cp>Bei der Platzierung:\u003C/p>\n\u003Col>\n\u003Cli>Richten Sie Controller- und DRAM-Gehäuse so aus, dass der vorgesehene Signalfluss klar ist.\u003C/li>\n\u003Cli>Prüfen Sie die Herausführung von Bällen oder Pins für jede DQ/DQS-Gruppe, jedes CK-Paar und jede Adress-, Befehls- und Steuerungsgruppe.\u003C/li>\n\u003Cli>Reservieren Sie Platz für erforderliche Terminierungen, Versorgungsspannungsentkopplung und Referenzspannungsschaltungen.\u003C/li>\n\u003Cli>Ermitteln Sie, wo Signale die Lage wechseln müssen und ob dort ein durchgängiger Rückstrompfad verfügbar ist.\u003C/li>\n\u003Cli>Stellen Sie sicher, dass die Platzierung Fertigungsabstände und Zugang für die Bestückung ermöglicht.\u003C/li>\n\u003C/ol>\n\u003Cp>Vertauschen Sie Pins oder Byte-Lanes nicht allein zur Vereinfachung des Routings. Verwenden Sie nur die laut Controller- und DRAM-Dokumentation zulässigen Vertauschungen und aktualisieren Sie Schaltplan und Vorgaben, wenn eine solche Änderung vorgenommen wird.\u003C/p>\n\u003Ch2>3. Lagenaufbau an Referenzebenen ausrichten\u003C/h2>\n\u003Cp>Impedanz und Laufzeit einer DDR4-Leiterbahn hängen vom fertigen Aufbau ab, nicht nur von ihrer Breite. Stimmen Sie Lagenreihenfolge und Materialien mit dem Leiterplattenlieferanten ab, bevor Sie die Routingvorgaben endgültig festlegen.\u003C/p>\n\u003Cp>Bestimmen Sie für jede DDR-Signallage ihre vorgesehene Referenzebene und das dazwischenliegende Dielektrikum. Der Rückstrompfad muss unter der Leiterbahn durchgängig bleiben. Ebenenlücken, Aussparungen und schlecht geplante Lagenwechsel können ihn unterbrechen, auch wenn die Leiterbahn selbst durchgehend aussieht.\u003C/p>\n\u003Cp>Geben Sie die in der Designdokumentation geforderten Impedanzziele und Toleranzen vor; ersetzen Sie diese nicht durch einen allgemeinen Wert. Für die Bewertung der Fertigbarkeit benötigt der Lieferant Leiterbahngeometrie, Lage, Referenzstruktur und zutreffende Anforderungen an differentielle Paare. Auch Lötstopplack und endgültige Kupfergeometrie können für den vereinbarten Aufbau relevant sein.\u003C/p>\n\u003Cp>Eine Vorgabe für kontrollierte Impedanz beschreibt eine Fertigungsanforderung, nicht den vollständigen Kanalentwurf. \u003Ca href=\"/de/blog/controlled-impedance-pcb/\">Hinweise zu Leiterplatten mit kontrollierter Impedanz\u003C/a> erläutern den Zusammenhang zwischen Geometrie, Lagenaufbau und Fertigung. Bei Bedenken zu Material oder glasfaserbedingtem Versatz sollten Sie diese als Frage des Lagenaufbaus und Routings klären, statt anzunehmen, alle Laminate verhielten sich gleich; siehe \u003Ca href=\"/de/blog/glass-weave-skew-mitigation-pcb-stackup-materials/\">Maßnahmen gegen Glasgewebeversatz bei Leiterplatten-Lagenaufbau und Materialien\u003C/a>.\u003C/p>\n\u003Ch2>4. Signalgruppen routen und mit Vorgaben versehen\u003C/h2>\n\u003Cp>Richten Sie die Vorgaben nach elektrischer Funktion aus und verwenden Sie die konkreten Controller-Regeln für die gewählte Konfiguration.\u003C/p>\n\u003Ch3>DQ und DQS\u003C/h3>\n\u003Cp>Ordnen Sie jedes DQ-Signal der entsprechenden DQS-Gruppe zu. Verwendet die Konfiguration Datenmasken- oder Data-Bus-Inversion-Signale, beziehen Sie diese entsprechend den Herstellerangaben in die jeweiligen Gruppenprüfungen ein.\u003C/p>\n\u003Cp>Prüfen Sie sowohl das differentielle DQS-Paar als auch die Beziehung zwischen DQS und den zugehörigen Datensignalen. Wenden Sie gegebenenfalls die erforderlichen Regeln für Lese- und Schreibbetrieb an. Gehen Sie nicht davon aus, dass ein einzelner Bericht zur gerouteten Länge alle Timing-Einflüsse erfasst.\u003C/p>\n\u003Ch3>Takt\u003C/h3>\n\u003Cp>Führen Sie CK gemäß den Anforderungen des Controllers und DRAMs für die gewählte Topologie. Prüfen Sie das Verhalten des differentiellen Paars und alle erforderlichen Beziehungen zu anderen Signalen. Bewahren Sie die vorgesehene Referenz und prüfen Sie Übergänge als Teil des Paars, statt die beiden Leiterbahnen als unabhängige massebezogene Netze zu behandeln.\u003C/p>\n\u003Ch3>Adresse, Befehl und Steuerung\u003C/h3>\n\u003Cp>Wenden Sie die Herstellervorgaben auf jede zutreffende Adress-, Befehls- und Steuerungsgruppe an, einschließlich Routingreihenfolge und Terminierung, sofern vorgegeben. Bei einem Fly-by-Design gehört die Reihenfolge, in der die Bausteine ein Signal empfangen, zur Topologie; sie lässt sich nicht auf eine einfache Anweisung zum Abgleich aller Längen reduzieren.\u003C/p>\n\u003Cp>Der umfassendere \u003Ca href=\"/de/blog/high-speed-pcb-design/\">Leitfaden zum Hochgeschwindigkeits-Leiterplattendesign\u003C/a> eignet sich zur Prüfung grundlegender Routingprinzipien, ersetzt aber keine DDR4-spezifischen Vorgaben der Bausteinhersteller.\u003C/p>\n\u003Ch2>5. Versatz zeitlich und nicht nur nach Leiterbahnlänge bemessen\u003C/h2>\n\u003Cp>Versatz ist die Differenz der Ankunftszeiten zwischen Signalen, die anhand einer festgelegten Regel verglichen werden. Ein aussagekräftiger Bericht benötigt konsistente Endpunkte, dieselbe Laufzeitbasis und die vom Hersteller geforderten Gehäusebeiträge.\u003C/p>\n\u003Cp>Betrachten Sie diesen \u003Cstrong>hypothetischen\u003C/strong> Vergleich innerhalb derselben referenzierten Signalgruppe:\u003C/p>\n\u003Cul>\n\u003Cli>Laufzeit Pfad 1: \u003Cstrong>300 ps\u003C/strong>\u003C/li>\n\u003Cli>Laufzeit Pfad 2: \u003Cstrong>320 ps\u003C/strong>\u003C/li>\n\u003Cli>Versatz: \u003Cstrong>320 ps − 300 ps = 20 ps\u003C/strong>\u003C/li>\n\u003Cli>Hypothetisch zulässiger Versatz: \u003Cstrong>25 ps\u003C/strong>\u003C/li>\n\u003Cli>Verbleibende Reserve: \u003Cstrong>25 ps − 20 ps = 5 ps\u003C/strong>\u003C/li>\n\u003C/ul>\n\u003Cp>Diese Reserve berücksichtigt keine sonstigen Unsicherheiten. Der Wert von 25 ps ist keine DDR4-Grenze, und die Berechnung beweist nicht, dass ein Kanal funktioniert.\u003C/p>\n\u003Cp>Gleiche Leiterplattenlängen ergeben nicht zwangsläufig gleiche Laufzeiten. Signale auf verschiedenen Lagen können sich wegen unterschiedlicher Dielektrika und Referenzstrukturen verschieden ausbreiten. Vias und andere Unstetigkeiten können ebenfalls beitragen. Beziehen Sie Gehäuselaufzeit und Gehäuseversatz nur so ein, wie der jeweilige Hersteller es definiert; fügen Sie diese nicht aufgrund einer vermuteten Regel hinzu oder lassen Sie sie weg.\u003C/p>\n\u003Cp>Prüfen Sie vor dem Einfügen von Mäanderleitungen, ob der Vergleich tatsächlich erforderlich ist und ob die extrahierte Laufzeitbasis stimmt. Halten Sie die Mäandergeometrie mit den Designregeln in Einklang: Eng gepackte Mäander können Kopplung verursachen und einen einfachen Längenausgleich irreführend machen.\u003C/p>\n\u003Ch2>6. Übergänge, Rückströme und Übersprechen prüfen\u003C/h2>\n\u003Cp>Bei jedem Lagenwechsel sind zwei Fragen zu klären: Wohin fließt das Signal, und wohin fließt sein Rückstrom? Prüfen Sie die angrenzenden Referenzebenen an beiden Enden des Übergangs. Muss der Rückstrom zwischen Referenzen wechseln, verwenden Sie die durch Versorgungs- und Referenzstruktur des Projekts sowie die einschlägigen Herstellerhinweise unterstützte Verbindung oder Maßnahme.\u003C/p>\n\u003Cp>Ein nahegelegenes Via ist nicht automatisch eine geeignete Lösung. Seine Verbindung, die beteiligten Referenzebenen und der Strompfad sind entscheidend. Führen Sie keine Leiterbahn über eine Referenzebenenteilung, nur weil sie sich dort routen lässt.\u003C/p>\n\u003Cp>Prüfen Sie außerdem Via-Stichleitungen und Lagenübergänge im Zusammenhang mit dem Betriebskanal. Ergibt die Analyse einen Bedarf für Stichleitungsreduktion oder einen anderen Spezialaufbau, stimmen Sie Fertigbarkeit und Prüfanforderungen vor der Freigabe mit dem Leiterplattenlieferanten ab.\u003C/p>\n\u003Cp>Achten Sie beim Übersprechen auf lange parallel gekoppelte Strecken, dichte Herausführungen und aggressive Mäanderbereiche. Verwenden Sie, soweit vorhanden, Abstands- und Routingvorgaben des Controller-Herstellers und untersuchen Sie empfindliche Bereiche bei Bedarf durch Extraktion oder Simulation. Ein einzelner Abstandswert belegt nicht für jeden Lagenaufbau und jedes Routing eine akzeptable Kopplung.\u003C/p>\n\u003Ch2>7. Entkopplung und Referenzschaltungen gezielt platzieren\u003C/h2>\n\u003Cp>Befolgen Sie die Vorgaben des Controllers und DRAMs für Versorgungsschienen, Entkopplung und etwaige Referenzspannungsschaltungen. Platzieren Sie die spezifizierten Bauteile so, dass ihre Anschlüsse an die betreffenden Pins und Ebenen praktikabel sind, mit kurzen Strompfaden und ohne vermeidbare Hindernisse für die Signalausführung.\u003C/p>\n\u003Cp>Prüfen Sie das Stromversorgungsnetz anhand der Betriebsanforderungen des Projekts. Eine sauber aussehende Signalleitung gleicht weder eine verrauschte Versorgung noch eine fehlerhaft ausgeführte Referenz aus. Umgekehrt sollte eine notwendige Rückstromebene nicht beeinträchtigt werden, nur damit ein Entkopplungs-Footprint Platz findet; lösen Sie Platzierung und Lagenaufbau gemeinsam.\u003C/p>\n\u003Ch2>8. Vor und nach der Fertigung verifizieren\u003C/h2>\n\u003Cp>Verwenden Sie mehrere Prüfungen mit jeweils klar festgelegtem Zweck:\u003C/p>\n\u003Cul>\n\u003Cli>\u003Cstrong>Schaltplan- und Vorgabenprüfung:\u003C/strong> Topologie, Terminierungen, Pinzuordnung und Signalgruppenzuweisung bestätigen.\u003C/li>\n\u003Cli>\u003Cstrong>Leiterplatten-Regelprüfungen:\u003C/strong> Impedanzzuweisungen, Paarvorgaben, Laufzeit- oder Längenberichte, Abstände und durchgängige Referenzen prüfen.\u003C/li>\n\u003Cli>\u003Cstrong>Kanalanalyse:\u003C/strong> Bei Bedarf Modelle und Extraktion verwenden, die zu Bausteinen, Topologie und Betriebsbedingungen passen. Annahmen dokumentieren und ausgewertete Randbedingungen und Modi angeben.\u003C/li>\n\u003Cli>\u003Cstrong>Fertigungsverifizierung:\u003C/strong> Ist eine kontrollierte Impedanzprüfung am Coupon erforderlich, Coupon, Prüfverfahren, Ziele und Berichtswesen vereinbaren. Eine Coupon-Messung prüft eine vereinbarte Teststruktur; sie beweist nicht, dass der bestückte DDR-Kanal das Timing einhält. Siehe \u003Ca href=\"/de/blog/impedance-testing/\">Impedanzprüfung von Leiterplatten\u003C/a>.\u003C/li>\n\u003Cli>\u003Cstrong>Bestückungsinspektion:\u003C/strong> Geeignete Prüfungen für die betreffenden Gehäuse und Lötstellen vereinbaren. Die Inspektion kann Bestückungsfehler erkennen, ersetzt jedoch keine elektrische Timing-Analyse.\u003C/li>\n\u003Cli>\u003Cstrong>Inbetriebnahme:\u003C/strong> Den dokumentierten Initialisierungs-, Trainings- und Diagnoseprozess des Controllers anwenden. Bedingungen, Ergebnisse und Fehler zur Untersuchung festhalten; erfolgreiches Training allein ersetzt nicht die vorgesehene Bewertung der Designreserve.\u003C/li>\n\u003C/ul>\n\u003Cp>Sofern kein anderer Umfang ausdrücklich vereinbart ist, verantwortet der Designverantwortliche DDR-Vorgaben, Analyse und Abnahmekriterien. Der Leiterplattenlieferant bestätigt die Fertigbarkeit der vereinbarten Fertigungsanforderungen und meldet Probleme des Aufbaus. Zuständigkeiten für Bestückung und elektrische Prüfung sind ebenfalls in der Projektvereinbarung festzulegen.\u003C/p>\n\u003Ch2>9. Die richtigen Angaben in Freigabe und Anfrage aufnehmen\u003C/h2>\n\u003Cp>Ein brauchbares Freigabepaket ermöglicht dem Einkauf, die richtigen Arbeiten anzufragen, und gibt der Entwicklung eine Grundlage zur Prüfung von Rückmeldungen des Lieferanten. Folgendes sollte enthalten oder ausdrücklich vereinbart sein:\u003C/p>\n\u003Cul>\n\u003Cli>\u003Cstrong>Designidentität:\u003C/strong> Leiterplattenrevision, Fertigungsdaten, Bohrdaten, Zeichnungen und aktueller Lagenaufbau.\u003C/li>\n\u003Cli>\u003Cstrong>Impedanzanforderungen:\u003C/strong> Kontrollierte Lagen und Strukturen, Ziele, Toleranzen sowie erforderliche Coupon- oder Prüfberichte.\u003C/li>\n\u003Cli>\u003Cstrong>Aufbaudetails:\u003C/strong> Materialvorgaben, Enddicke, Kupferanforderungen, Via-Strukturen und Sonderverfahren.\u003C/li>\n\u003Cli>\u003Cstrong>Bestückungsumfang:\u003C/strong> Stückliste, freigegebene Bauteilkennungen, Bestückungsdaten, Bauteilseiten-Anforderungen und Inspektionserwartungen.\u003C/li>\n\u003Cli>\u003Cstrong>Abnahme und Kommunikation:\u003C/strong> Anwendbare Normen, vereinbarte Ausnahmen, erforderliche Berichte, technische Ansprechpartner und Verfahren zur Klärung von Fertigungsfragen.\u003C/li>\n\u003Cli>\u003Cstrong>Verifizierungsumfang:\u003C/strong> Angefragte Timing-Analysen, Leiterplattenprüfungen, Bestückungsinspektionen und Inbetriebnahmeschritte sowie jeweils Verantwortliche.\u003C/li>\n\u003C/ul>\n\u003Cp>Lassen Sie eine Impedanzvorgabe oder Prüfanforderung nicht nur in einer internen Layoutdatei stehen, wenn der Lieferant danach handeln muss. Änderungen des Lagenaufbaus sind technisch zu prüfen, da sie sowohl Impedanz als auch Laufzeit beeinflussen können.\u003C/p>\n\u003Cp>Für eine Fertigungsbesprechung ist der \u003Ca href=\"/de/products/multilayer-pcb/\">Service für mehrlagige Leiterplatten\u003C/a> im Hinblick auf DDR-Lagenaufbau relevant; der konkrete Aufbau und Leistungsumfang sind für das Projekt zu bestätigen. Reichen Sie das Paket über \u003Ca href=\"/de/quote/\">Angebot anfordern\u003C/a> ein oder \u003Ca href=\"/de/contact/\">kontaktieren Sie HILPCB\u003C/a>, um offene Fertigungsfragen zu besprechen.\u003C/p>\n\u003Cdiv data-component=\"BlogQuickQuoteInline\">\u003C/div>\n\u003C!-- faq:start -->\n\u003Ch2>Häufig gestellte Fragen\u003C/h2>\n\u003Ch3>Müssen alle DDR4-Signale dieselbe Länge haben?\u003C/h3>\n\u003Cp>Nein. Wenden Sie die Controller-Regeln auf jede relevante Signalgruppe an. Insbesondere ist jedes DQ mit seiner eigenen DQS-Gruppe gemäß den Vorgaben zu vergleichen.\u003C/p>\n\u003Ch3>Ist Fly-by-Routing für alle DDR4-Signale vorgeschrieben?\u003C/h3>\n\u003Cp>Nein. Für Adresse und Befehl kann es in einem unterstützten Design geeignet sein. Die erforderliche Topologie hängt von Controller, DRAM-Konfiguration und Herstellerhinweisen ab.\u003C/p>\n\u003Ch3>Garantieren gleich lange Leiterbahnen gleiche Ankunftszeiten?\u003C/h3>\n\u003Cp>Nein. Lagenaufbau, Übergänge und die vom Hersteller definierte Behandlung der Gehäuseverzögerung können dazu führen, dass gleich lange Pfade zu unterschiedlichen Zeiten ankommen.\u003C/p>\n\u003Ch3>Beweist ein Impedanz-Coupon, dass die DDR-Schnittstelle funktioniert?\u003C/h3>\n\u003Cp>Nein. Er prüft eine vereinbarte Teststruktur anhand von Fertigungskriterien. Kanaltiming, Topologie, Bestückung und Inbetriebnahme benötigen eigene Prüfungen.\u003C/p>\n\u003Ch3>Wer legt DDR-Routing- und Timinggrenzen fest?\u003C/h3>\n\u003Cp>Der Designverantwortliche wendet die Anforderungen der gewählten Bausteine und des Betriebsmodus an und klärt Fragen mit den zuständigen Herstellern. Der Leiterplattenlieferant bestätigt die Fertigbarkeit der vereinbarten Anforderungen.\u003C/p>\n\u003C!-- faq:end -->\n\u003Csection class=\"related-links\" aria-label=\"Weiterführende Links\">\u003Ch3 id=\"related-links\">Weiterführende Links\u003C/h3>\u003Cul>\u003Cli>\u003Ca href=\"/de/blog/memory-interface-drone-uav/\">PCB-Design für UAV-Speicherschnittstellen: DDR-Routing, Timing und Power Integrity\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/controlled-impedance-pcb/\">Leiterplatten mit kontrollierter Impedanz: Stackup, Fertigung und Verifikation\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/glass-weave-skew-mitigation-pcb-stackup-materials/\">Glass weave skew mitigation: Whitepaper zu Material- und Stackup-Strategie\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/high-speed-pcb-design/\">High-Speed-PCB-Design: Lagenaufbau-Verlustbudgets, Impedanztoleranzen und SerDes-Routing-Vorgaben\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/impedance-testing/\">Impedanzprüfung für Signalintegrität in der Leiterplattenfertigung\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/products/multilayer-pcb/\">Service für mehrlagige Leiterplatten\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/quote/\">Angebot anfordern\u003C/a>\u003C/li>\u003C/ul>\u003C/section>",[14,17,20,23,26],{"question":15,"answer":16,"answerText":16},"Müssen alle DDR4-Signale dieselbe Länge haben?","Nein. Wenden Sie die Controller-Regeln auf jede relevante Signalgruppe an. Insbesondere ist jedes DQ mit seiner eigenen DQS-Gruppe gemäß den Vorgaben zu vergleichen.",{"question":18,"answer":19,"answerText":19},"Ist Fly-by-Routing für alle DDR4-Signale vorgeschrieben?","Nein. Für Adresse und Befehl kann es in einem unterstützten Design geeignet sein. Die erforderliche Topologie hängt von Controller, DRAM-Konfiguration und Herstellerhinweisen ab.",{"question":21,"answer":22,"answerText":22},"Garantieren gleich lange Leiterbahnen gleiche Ankunftszeiten?","Nein. Lagenaufbau, Übergänge und die vom Hersteller definierte Behandlung der Gehäuseverzögerung können dazu führen, dass gleich lange Pfade zu unterschiedlichen Zeiten ankommen.",{"question":24,"answer":25,"answerText":25},"Beweist ein Impedanz-Coupon, dass die DDR-Schnittstelle funktioniert?","Nein. Er prüft eine vereinbarte Teststruktur anhand von Fertigungskriterien. Kanaltiming, Topologie, Bestückung und Inbetriebnahme benötigen eigene Prüfungen.",{"question":27,"answer":28,"answerText":28},"Wer legt DDR-Routing- und Timinggrenzen fest?","Der Designverantwortliche wendet die Anforderungen der gewählten Bausteine und des Betriebsmodus an und klärt Fragen mit den zuständigen Herstellern. Der Leiterplattenlieferant bestätigt die Fertigbarkeit der vereinbarten Anforderungen.",[30,31,32],"DDR4","Leiterplattenlayout","Signalintegrität","ddr-memory-pcb-layout","de",[36,34,37,38,39],"en","cn","fr","ru",{"blog":41,"breadcrumb":50},{"@context":42,"@type":43,"headline":4,"description":5,"url":44,"datePublished":6,"dateModified":6,"timeRequired":11,"keywords":45,"articleSection":7,"author":46,"publisher":49},"https://schema.org","BlogPosting","https://hilpcb.com/de/blog/ddr-memory-pcb-layout/","DDR4, Leiterplattenlayout, Signalintegrität",{"@type":47,"name":48},"Organization","HILPCB",{"@type":47,"name":48},{"@context":42,"@type":51,"itemListElement":52},"BreadcrumbList",[53,58,62],{"@type":54,"position":55,"name":56,"item":57},"ListItem",1,"Home","https://hilpcb.com/",{"@type":54,"position":59,"name":60,"item":61},2,"Blog","https://hilpcb.com/de/blog/",{"@type":54,"position":63,"name":33,"item":44},3,1794062202373]