[{"data":1,"prerenderedAt":66},["ShallowReactive",2],{"blog-high-speed-pcb-design-de":3},{"title":4,"description":5,"date":6,"lastUpdated":6,"category":7,"image":8,"readingTime":9,"wordCount":10,"timeRequired":11,"htmlContent":12,"faq":13,"tags":26,"slug":34,"sourceLocale":35,"availableLocales":36,"jsonld":42},"High-Speed-PCB-Design: Lagenaufbau-Verlustbudgets, Impedanztoleranzen und SerDes-Routing-Vorgaben","High-Speed-Leiterplatten nach tatsächlicher Flankenzeit und Kanalanforderung auslegen: Impedanz, Material, Via-Übergänge und Fertigungsnachweise projektbezogen abstimmen.","2026-10-15","technology",null,12,2347,"PT12M","\u003Cp>Das Verhalten einer High-Speed-Leiterplatte hängt von Flankensteilheit, elektrischer Länge und Verbindung ab, nicht von einer allgemeinen Grenze bei 100 MHz oder 10 Gbit/s. Prüfen Sie den gesamten Kanal einschließlich Gehäusen, Leiterbahnen, Vias, Steckverbindern und Kabeln anhand der gewählten Schnittstelle und der Bauteilanforderungen, bevor Sie Laminat oder Routing-Regeln festlegen.\u003C/p>\n\u003Cp>Die Entwicklungsunterstützung von HILPCB umfasst SI-/PI- und thermische Analysen. Die Fertigungswege für \u003Ca href=\"/de/products/high-speed-pcb/\">High-Speed-Leiterplatten\u003C/a> und \u003Ca href=\"/de/products/multilayer-pcb/\">Mehrlagen-Leiterplatten\u003C/a> berücksichtigen den freigegebenen Aufbau. Modellierung, Coupon-Abnahme und Systemqualifizierung sind unterschiedliche Leistungen.\u003C/p>\n\u003Ch2>Wann wird eine Leiterplatte zum High-Speed-Design, und wie wird das Kanaldämpfungsbudget festgelegt?\u003C/h2>\n\u003Cp>Vergleichen Sie die einfache Signallaufzeit mit der tatsächlichen Flankenzeit. Als erste Orientierung dient das Verhältnis aus Leiterbahnlänge mal Laufzeit pro Längeneinheit zu Flankenzeit; welcher Wert zulässig ist, hängt von Schnittstelle und toleriertem Fehler ab. Ein einzelner Längenwert beweist weder, dass Reflexionen vernachlässigbar sind, noch schreibt er eine bestimmte Terminierung vor.\u003C/p>\n\u003Cp>\u003Cstrong>Annahmebeispiel:\u003C/strong> Bei 50 ps Flankenzeit und 165 ps/Zoll Laufzeit ergibt sich \u003Ccode>50 / (2 × 165) ≈ 0,15 Zoll\u003C/code> beziehungsweise 3,8 mm. Das folgt aus der gewählten Halb-Flankenzeit-Heuristik und ist keine allgemeine Ausfallgrenze. Validieren Sie das Ergebnis mit dem vorgesehenen Lagenaufbau sowie Sender- und Empfängermodellen.\u003C/p>\n\u003Cp>Ordnen Sie Dämpfung konsistenten Bezugsebenen zu. Als Budgetrechnung ergibt sich der Leiterplattenanteil aus dem Gesamtbudget abzüglich der angesetzten Verluste für Gehäuse, Steckverbinder und weitere Elemente sowie der gewählten Reserve. Für eine Kaskade tatsächlicher S-Parameter müssen zusätzlich Fehlanpassung, Reflexionen und Kopplungen berücksichtigt werden; eine skalare Summe ist keine vollständige Kanalsimulation.\u003C/p>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>Schnittstellenbeispiel\u003C/th>\n\u003Cth>Nominelle Datenrate\u003C/th>\n\u003Cth>Signalisierung / Nyquist-Beziehung\u003C/th>\n\u003Cth>Zu ermittelndes Budget und Modell\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>DDR4-3200\u003C/td>\n\u003Ctd>3,2 Gbit/s je Datenpin\u003C/td>\n\u003Ctd>NRZ; nominell 1,6 GHz Nyquist\u003C/td>\n\u003Ctd>Anforderungen an Bauteile, Topologie und Timing\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>DDR5-6400\u003C/td>\n\u003Ctd>6,4 Gbit/s je Datenpin\u003C/td>\n\u003Ctd>NRZ; nominell 3,2 GHz Nyquist\u003C/td>\n\u003Ctd>Tatsächliche Topologie, Gehäuse und Controller-Vorgaben\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>PCIe 4.0\u003C/td>\n\u003Ctd>16 GT/s\u003C/td>\n\u003Ctd>NRZ; 8 GHz Nyquist\u003C/td>\n\u003Ctd>Anwendbare Base-/CEM-Ausgabe und Plattformbudget\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>PCIe 5.0\u003C/td>\n\u003Ctd>32 GT/s\u003C/td>\n\u003Ctd>NRZ; 16 GHz Nyquist\u003C/td>\n\u003Ctd>Festgelegte Bezugsebenen sowie Gehäuse-/Steckverbinderbudget\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>PCIe 6.0\u003C/td>\n\u003Ctd>64 GT/s Datenratenangabe\u003C/td>\n\u003Ctd>PAM4 bei 32 GBd; 16 GHz Nyquist\u003C/td>\n\u003Ctd>Anwendbare Ausgabe, Kanaltopologie und Validierungsmethode\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Beispiel: 56G PAM4\u003C/td>\n\u003Ctd>56 Gbit/s vor Annahmen zum Overhead\u003C/td>\n\u003Ctd>28 GBd; 14 GHz Nyquist\u003C/td>\n\u003Ctd>Tatsächliche PHY-Rate, Codierung und Kanalart\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Beispiel: 112G PAM4\u003C/td>\n\u003Ctd>112 Gbit/s vor Annahmen zum Overhead\u003C/td>\n\u003Ctd>56 GBd; 28 GHz Nyquist\u003C/td>\n\u003Ctd>Tatsächliche PHY-Rate, Codierung und Kanalart\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Cp>Die Nyquist-Frequenz dient dem Vergleich und ist nicht bei jedem Modell die höchste benötigte Frequenz. Die \u003Ca href=\"https://pcisig.com/blog/why-did-pcie%C2%AE-60-specification-adopt-pam4-there-are-many-reasons\">Erklärung von PCI-SIG zu PAM4\u003C/a> stützt die PCIe-6.0-Beziehung. Die \u003Ca href=\"/de/blog/industrial-grade-ai-server-motherboard-ai-server-backplane-challenges/\">Kanalanalyse für KI-Server\u003C/a> zeigt, weshalb die gesamte veröffentlichte Dämpfung nicht allein den Leiterplattenbahnen zugerechnet werden kann. Beiträge von Leiter und Dielektrikum hängen von Geometrie, Folie, Material und Frequenzbereich ab; oberhalb von 10 GHz dominiert nicht grundsätzlich immer einer davon.\u003C/p>\n\u003Ch2>Lagenaufbau: Dielektrikumsverluste und Rauheit der Kupferfolie abwägen\u003C/h2>\n\u003Cp>Wählen Sie Laminat und Kupferfolie anhand des Kanalmodells, der Bestückungsbelastung und einer tatsächlich herstellbaren Konstruktion. Verlustklassen sind keine austauschbaren Spezifikationen; die Materialfamilie allein belegt weder Dämpfung pro Zoll noch Preis.\u003C/p>\n\u003Cp>Für Kupfer mit angenommener Leitfähigkeit \u003Ccode>σ = 5,8 × 10^7 S/m\u003C/code> und Permeabilität \u003Ccode>μ ≈ μ0\u003C/code> beträgt die Skintiefe:\u003C/p>\n\u003Cp>\u003Ccode>δ = 1 / √(π f μ σ) ≈ 66.000 / √(f in Hz) µm\u003C/code>.\u003C/p>\n\u003Cp>Bei 28 GHz ergibt sich damit ungefähr \u003Cstrong>0,39 µm\u003C/strong>. Bei Frequenzangabe in MHz lautet der Koeffizient entsprechend ungefähr 66. Diese ideale Materialrechnung beschreibt nicht den Verlust einer fertigen Leiterbahn. Rauheit kann den Leiterverlust beeinflussen; geben Sie daher die Profilkenngröße und das Modell an, statt Rq und Rz gleichzusetzen oder eine feste prozentuale Verbesserung zu versprechen.\u003C/p>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>Material oder Aufbauoption\u003C/th>\n\u003Cth>Zu vergleichende Daten\u003C/th>\n\u003Cth>Fertigungsfrage\u003C/th>\n\u003Cth>Nachweis vor der Auswahl\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>Allgemeine FR-4-Güte\u003C/td>\n\u003Ctd>Tatsächliches Dk/Df nach Frequenz und Messmethode, Temperatureigenschaften\u003C/td>\n\u003Ctd>Reichen Länge und Folie für die Anwendung?\u003C/td>\n\u003Ctd>Kanalergebnis mit dem angebotenen Aufbau\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Isola FR408HR als Beispiel\u003C/td>\n\u003Ctd>Herstellerdaten zur Güte und Konstruktion\u003C/td>\n\u003Ctd>Welche Kerne, Prepregs und Folien werden angeboten?\u003C/td>\n\u003Ctd>Modelleingabe passend zur Güte und zum Datenblatt\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Panasonic-Megtron als Beispiel\u003C/td>\n\u003Ctd>Exakte Produktendung und verfügbare Folie\u003C/td>\n\u003Ctd>Ist der Aufbau verfügbar und qualifiziert?\u003C/td>\n\u003Ctd>Datenblatt, vorgeschlagener Lagenaufbau und Verlustabgleich\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Weitere verlustarme Harzsysteme\u003C/td>\n\u003Ctd>Vergleichbare Messbedingungen\u003C/td>\n\u003Ctd>Welche Verarbeitung und Verbindung ist erforderlich?\u003C/td>\n\u003Ctd>Exakte Güte, Konstruktion und Prozessprüfung\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Rogers RO4350B als Beispiel\u003C/td>\n\u003Ctd>Prozess-Dk 3,48 und Df 0,0037 bei 10 GHz/23 °C; das Design-Dk ist ein anderer Wert\u003C/td>\n\u003Ctd>Eignet sich die Kohlenwasserstoff-/Keramikkonstruktion für die Schaltung?\u003C/td>\n\u003Ctd>\u003Ca href=\"https://www.rogerscorp.com/-/media/project/rogerscorp/documents/advanced-electronics-solutions/english/data-sheets/ro4000-laminates-ro4003c-and-ro4350b---data-sheet.pdf\">Datenblatt des Herstellers zur RO4000-Serie\u003C/a> und passendes Modell\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Hybrider Lagenaufbau\u003C/td>\n\u003Ctd>Materialien je Lage, Folie und verpresste Geometrie\u003C/td>\n\u003Ctd>Sind Verbindung, Registrierung und Wärmeverhalten kompatibel?\u003C/td>\n\u003Ctd>Freigegebener Gesamtkonstruktions- und Austauschplan\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Cp>Wählen Sie das Laminat anhand der modellierten und gemessenen Kanalreserve bei vorgesehener Länge. Vergleichen Sie den vollständigen Kanal und Fertigungsschwankungen; ergänzende Auswahlgrenzen finden Sie unter \u003Ca href=\"/de/blog/low-loss-pcb/\">verlustarme Leiterplatten\u003C/a> und \u003Ca href=\"/de/blog/high-tg-fr4-guide-pcb-stackup-materials/\">High-Tg-FR-4\u003C/a>.\u003C/p>\n\u003Ch2>Kontrollierte Impedanz: Toleranzen von ±10 % und ±5 % richtig einordnen\u003C/h2>\n\u003Cp>Legen Sie Impedanz und Toleranz anhand der Schnittstelle, des Senders/Empfängers und der gewählten Topologie fest. Werte wie 50 Ω einseitig oder 85/90/100 Ω differentiell sind Beispiele und nicht für jedes Netz austauschbare Ziele.\u003C/p>\n\u003Cp>Für geätzte und galvanisierte Leiterbahnen braucht der Solver die Geometrie des fertigen Kupfers, das Dielektrikum und das Folienmodell. Flankenform und Artwork-Kompensation sind prozessabhängig; unterstellen Sie nicht für jede Leiterbahn aus 1 oz Kupfer denselben Winkel, dieselbe Breitenabweichung oder denselben Impedanzfehler.\u003C/p>\n\u003Cp>Schematischer Querschnitt einer geätzten Leiterbahn; Geometrie und Kompensation sind prozessabhängig:\u003C/p>\n\u003Cpre>\u003Ccode>                w_oben\n            +-----------+\n           /             \\\n          /               \\\n---------+-----------------+--------- Kupfergrundlage\n            w_unten\n     Seitenwandform: im tatsächlichen Prozess zu bestimmen\n\u003C/code>\u003C/pre>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>Einflussgröße\u003C/th>\n\u003Cth>Was das Ergebnis verändert\u003C/th>\n\u003Cth>Vor dem Routing zu vereinbaren\u003C/th>\n\u003Cth>Nachweis zur Freigabe\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>Kupfer und Geometrie\u003C/td>\n\u003Ctd>Folie, Galvanik, Breite/Abstand und Querschnitt\u003C/td>\n\u003Ctd>Angebotene Fertigmaße und Toleranzen\u003C/td>\n\u003Ctd>Prozessdaten und geeignete Maßprüfungen\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Dielektrikum\u003C/td>\n\u003Ctd>Verpresste Dicke, Harz-/Glasaufbau und Dk-Modell\u003C/td>\n\u003Ctd>Freigegebener Lagenaufbau und zulässige Änderungen\u003C/td>\n\u003Ctd>Bestätigter Aufbau und vereinbarte Schliffe\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>CAM-Kompensation\u003C/td>\n\u003Ctd>Tatsächlicher Ätzprozess und Kupferaufbau\u003C/td>\n\u003Ctd>Freigabe von Geometrieänderungen durch den Designverantwortlichen\u003C/td>\n\u003Ctd>Freigegebenes Artwork und Solver-Abgleich\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Coupons\u003C/td>\n\u003Ctd>Lage, Repräsentativität, Methode und Stichprobe\u003C/td>\n\u003Ctd>Sollwert, Toleranz, Messfenster und Entscheidungsregel\u003C/td>\n\u003Ctd>Zugeordnete TDR-Protokolle mit definiertem Geltungsbereich\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Cp>HILPCB veröffentlicht geprüfte ±5-%-Impedanzrouten für geeignete Aufbauten. Bestätigen Sie den konkreten Lagenaufbau, Sollwert und Couponplan. Weder ±5 % noch ±10 % schreiben eine bestimmte Laminatklasse, Geräteeinstellung, Stichprobe oder einen festen Preisaufschlag vor. Nutzen Sie den \u003Ca href=\"/de/tools/impedance-calculator/\">Impedanzrechner\u003C/a> für eine erste Geometrieauslegung und lassen Sie die Fertigung vor Freigabe prüfen.\u003C/p>\n\u003Ch2>Kritisches Routing: Via-Stubs, Masse-Rückstrompfade und Glasgewebe-Skew\u003C/h2>\n\u003Cp>Bei komplexen Digitallagen entsteht Signalverschlechterung häufig an Unstetigkeiten beim Lagenwechsel statt auf einer gleichförmigen Leiterbahn.\u003C/p>\n\u003Ch3>1. Resonanzen ungenutzter Via-Stubs und Backdrilling\u003C/h3>\n\u003Cp>Wird ein Signal über ein Durchgangsvia auf eine Innenlage geführt, bleibt jenseits der Ziellage ein ungenutzter Teil der metallisierten Bohrung zurück. Dieser Stub kann sich wie eine offene Stichleitung verhalten. Für eine gleichförmige, unbelastete Struktur lässt sich die Viertelwellenresonanz näherungsweise abschätzen:\u003C/p>\n\u003Cdiv class=\"math-block\">f\u003Csub>notch\u003C/sub> = (c / 4 × L\u003Csub>stub\u003C/sub> × √D\u003Csub>k\u003C/sub>)\u003C/div>\n\n\u003Cp>Als \u003Cstrong>ideales Beispiel\u003C/strong> ergeben 1,9 mm elektrische Länge und eine effektive relative Permittivität von 3,5 den Viertelwellenwert \u003Ccode>c / (4 × 0,0019 × √3,5) ≈ 21,1 GHz\u003C/code>. Das ist keine gemessene Via-Resonanz: Pads, Kopplung, Rückstrompfade und Dispersion verändern den Übergang. Ein geschätzter Notch allein beweist keinen Linkausfall.\u003C/p>\n\u003Cpre>\u003Ccode>Lagenwechsel mit möglichem Reststub (schematisch):\n\nSignalebene ========●================\n                    │\\\nZiellage   =========●  \\\\  ← möglicher Reststub\n                    │   \\\\    (Länge nach Modell/Zeichnung)\nweitere Lage =======│====\\\\===========\n                    │     \\\\ Backdrill\n\u003C/code>\u003C/pre>\n\u003Cp>Setzen Sie Backdrilling nur ein, wenn Übergangsmodell und Kanalvorgaben es rechtfertigen. Zeichnung und Fertigerabstimmung müssen angeschlossene Lagen, Bohrseite und -durchmesser, einzuhaltenden Nichtanschnitt, zulässige Reststublänge und Toleranzen nennen. Prüfen Sie Worst-Case-Aufbau und Inspektionsweg mit dem Hersteller. Eine Datenrate von 20 Gbit/s allein schreibt weder Backdrilling noch einen einheitlichen Reststubwert vor.\u003C/p>\n\u003Ch3>2. Durchgängiger Rückstrompfad und Masse-Stitching-Vias\u003C/h3>\n\u003Cp>Prüfen Sie bei schnellen Signalanteilen neben der Leiterbahn auch die angrenzende Referenz und den Übergang des Rückstroms. Führen Sie Signale nicht über eine Unterbrechung der vorgesehenen Referenzfläche.\u003C/p>\n\u003Cul>\n\u003Cli>\u003Cstrong>Gleiches Massepotential:\u003C/strong> Nahe Masse-Vias können Referenzflächen über einen Lagenwechsel des Signals verbinden; ihre Lage hängt von Geometrie und Schnittstellenanforderung ab.\u003C/li>\n\u003Cli>\u003Cstrong>Unterschiedliche Referenznetze:\u003C/strong> Nutzen Sie nach Möglichkeit eine durchgängige Referenz. Jede Kopplungsschaltung muss elektrisch analysiert werden und die Isolationsanforderungen sowie vorgesehenen Gleichstromverbindungen berücksichtigen. Ein pauschaler 0,1-µF-Kondensator ersetzt diese Prüfung nicht.\u003C/li>\n\u003Cli>\u003Cstrong>Schlitze und Via-Felder:\u003C/strong> Prüfen Sie den tatsächlichen Rückstrom-Kupferpfad einschließlich dichter Antipads und Steckverbinder-Ausfädelungen; ein Netzname belegt keine durchgängige Referenz.\u003C/li>\n\u003C/ul>\n\u003Cp>TI behandelt Rückstrompfade und die Minderung von Via-Stubs für bestimmte Schnittstellen in der \u003Ca href=\"https://www.ti.com/lit/an/slla414/slla414.pdf\">Layout-Anleitung SLLA414A\u003C/a>. Übertragen Sie deren Maße nicht ohne Prüfung auf andere Leiterplatten.\u003C/p>\n\u003Ch3>3. Glasgewebe-Skew und Leiterbahnführung im Gewebe\u003C/h3>\n\u003Cp>Die Verteilung von Glas und Harz kann die effektive Laufzeit der beiden Leiter einer Paarung verändern. Für einen angenommenen gleichförmigen Abschnitt skaliert die Laufzeit näherungsweise mit \u003Ccode>Länge × √εeff / c\u003C/code>. Lokale Gewebeeffekte erfordern ein geeignetes effektives Modell; die Dielektrizitätswerte von reinem Glas oder Harz bilden nicht den gesamten Leiterbahnverlauf ab.\u003C/p>\n\u003Cp>Besprechen Sie Spread-Glass-Aufbau, Routingwinkel und Materialoptionen mit Fertiger und SI-Verantwortlichem. Glasstilnummern garantieren für sich keinen Spread-Glass-Aufbau. Routingwinkel und Skew-Grenzwerte müssen aus dem konkreten Kanal abgeleitet werden. Prüfen Sie Paar-Skew, Lagenunterschiede und den tatsächlichen Kanal mit dem angebotenen Material.\u003C/p>\n\u003Ch2>Diagnosematrix: VNA- und TDR-Fehler an Prototypen eingrenzen\u003C/h2>\n\u003Cp>Vergleichen Sie Messungen mit dem freigegebenen Entwurf, der Kalibrierung und dem Prüfling, bevor Sie eine Ursache festlegen.\u003C/p>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>Fehlersignatur\u003C/th>\n\u003Cth>Mögliche Ursachen\u003C/th>\n\u003Cth>Aussagekräftiger Nachweis\u003C/th>\n\u003Cth>Mögliche Maßnahme und Abnahme\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>Schmalbandiger S21-Notch\u003C/td>\n\u003Ctd>Via-/Steckverbinderresonanz oder Prüfvorrichtung\u003C/td>\n\u003Ctd>Kalibrierte Bezugsebenen, Übergangsmodell und reale Geometrie\u003C/td>\n\u003Ctd>Identifiziertes Merkmal korrigieren; Einhaltung der tatsächlichen Kanalgrenze bestätigen\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Zu großer Skew innerhalb eines Paars\u003C/td>\n\u003Ctd>Gewebe, unterschiedliche Lagen/Geometrien, Gehäuse oder Launch\u003C/td>\n\u003Ctd>Konsistentes Laufzeitmodell und Messungen\u003C/td>\n\u003Ctd>Aufbau und Routing anhand des Schnittstellenbudgets prüfen\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>TDR-Stufe\u003C/td>\n\u003Ctd>Breite, Dielektrikum, Referenz oder Launch-Unstetigkeit\u003C/td>\n\u003Ctd>Profil/Messfenster, exportierte Geometrie und passender Schliff\u003C/td>\n\u003Ctd>Messstruktur mit Sollwert und Toleranz abgleichen\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Zu hohe Einfügedämpfung\u003C/td>\n\u003Ctd>Dielektrikum, Folie, Geometrie oder Vorrichtungsmodell\u003C/td>\n\u003Ctd>Material-/Folienidentität, kalibrierte Verlustdaten und De-Embedding\u003C/td>\n\u003Ctd>Betroffenen Aufbau ändern und Kanal erneut validieren\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Zeitweise Unterbrechung eines Microvias\u003C/td>\n\u003Ctd>Übergangsintegrität, Temperaturhistorie oder Geometrie\u003C/td>\n\u003Ctd>Elektrische Überwachung, vereinbarte Belastung und Fehleranalyse\u003C/td>\n\u003Ctd>Geändertes Via/Verfahren qualifizieren; daraus folgt kein allgemeines Verbot gestapelter Vias oder fester Überzugswerte\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Übersprechen\u003C/td>\n\u003Ctd>Gekoppelte Länge, Abstand, Referenzpfade oder Launches\u003C/td>\n\u003Ctd>Richtige Portzuordnung, Aggressorbedingungen und Kanalmodell\u003C/td>\n\u003Ctd>Geometrieabhängige Isolationsgrenzen statt einer pauschalen 3W-/4W-Regel anwenden\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Ch2>Beschaffung und Kostenfaktoren für High-Speed-Leiterplatten\u003C/h2>\n\u003Cp>Vergleichen Sie tatsächliche Materialien, Prozesse und Nachweise statt pauschaler prozentualer Aufschläge.\u003C/p>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>Kosten- oder Terminfrage\u003C/th>\n\u003Cth>Zu bestätigen\u003C/th>\n\u003Cth>Entscheidung für Beschaffung und Qualität\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>Verlustarmer Kern und Prepreg\u003C/td>\n\u003Ctd>Exakte Güte, Glas, Folie, Bestand und Lagerfähigkeit\u003C/td>\n\u003Ctd>Freigegebener Aufbau, Alternativen und bestätigte Verfügbarkeit im Angebot\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Backdrilling\u003C/td>\n\u003Ctd>Anzahl der Arbeitsgänge, Toleranzen, Freiraum und Prüfung\u003C/td>\n\u003Ctd>Durch den Kanal begründete Merkmale und vereinbarter Reststub-Nachweis\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Impedanzkontrolle\u003C/td>\n\u003Ctd>Geometrie, Toleranz, Couponlage und Stichprobe\u003C/td>\n\u003Ctd>Erforderliche Protokolle und Abnahmeregel\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Folienwahl\u003C/td>\n\u003Ctd>Profil/Modell und Haftungskompatibilität\u003C/td>\n\u003Ctd>Nutzen für den Kanal gegenüber Verfügbarkeit und Prozessqualifizierung\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Sequentielle Laminierung/HDI\u003C/td>\n\u003Ctd>Via-Spannen, Zyklen, Handhabung und Zuverlässigkeitsnachweise\u003C/td>\n\u003Ctd>Qualifizierter Gesamtprozess und angebotenes Lieferfenster\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Cp>Klären Sie vor der Bestellung Couponstichprobe, Backdrill-Prüfung, konkrete Folienkonstruktion und Verträglichkeit hybrider Lagenaufbauten. Vergleichen Sie Folienangaben, Couponumfang und Prozessdauer anhand des tatsächlichen Angebots.\u003C/p>\n\u003Ch2>Unterlagen für Anfrage und Fertigungsfreigabe\u003C/h2>\n\u003Cp>\u003Cstrong>Mit der Anfrage oder dem Freigabepaket senden:\u003C/strong>\u003C/p>\n\u003Col>\n\u003Cli>Native \u003Ccode>ODB++\u003C/code>- oder \u003Ccode>IPC-2581\u003C/code>-Daten (alternativ \u003Ccode>Gerber X2\u003C/code> mit Netzliste) sowie Excellon-Bohr- und Backdrill-Dateien.\u003C/li>\n\u003Cli>Lagenaufbauzeichnung mit Laminat-Slash-Sheet beziehungsweise Güte, Glasgewebeart (\u003Ccode>1067\u003C/code>, \u003Ccode>1078\u003C/code>, \u003Ccode>2116\u003C/code>, \u003Ccode>3313\u003C/code>), Kupfergewicht und Folienprofil (\u003Ccode>VLP\u003C/code> oder \u003Ccode>HVLP\u003C/code>); Angaben müssen dem tatsächlich vorgesehenen Aufbau entsprechen.\u003C/li>\n\u003Cli>Tabelle zur kontrollierten Impedanz mit einseitigen und differentiellen Sollwerten, Toleranzen, Leiterbahnbreiten/-abständen und Referenzlagen, soweit für das Projekt festgelegt.\u003C/li>\n\u003Cli>Backdrill-Plan mit Startlage, einzuhaltender Nichtanschnitt-Lage sowie maximaler Reststublänge aus Übergangsmodell und Fertigungstoleranzen.\u003C/li>\n\u003C/ol>\n\u003Cp>\u003Cstrong>Vom Lieferanten anfordern (Nachweise vor der Freigabe):\u003C/strong>\u003C/p>\n\u003Col>\n\u003Cli>Im Fertigungsmodus berechneten Presslagenaufbau mit tatsächlicher Kern-/Prepreg-Konstruktion, effektivem Dk/Df im relevanten Frequenzbereich und CAM-kompensierter Leiterbahnbreite.\u003C/li>\n\u003Cli>TDR-Bericht zu Impedanzcoupons und – sofern vereinbart – VNA-S21/S11-Einfügedämpfungsmessungen mit angegebener Zuordnung zu Fertigungspanel und Prüfumfang.\u003C/li>\n\u003Cli>Metallografischer Schliffbericht zu Dielektrikumsdicke, trapezförmiger Ätzgeometrie und Backdrill-Reststublänge.\u003C/li>\n\u003Cli>Rohmaterial-Konformitätsbescheinigungen (CoC) mit Losrückverfolgbarkeit für verlustarme Kerne und Prepregs.\u003C/li>\n\u003C/ol>\n\u003Cp>\u003Cstrong>Zuständigkeiten:\u003C/strong>\u003C/p>\n\u003Cul>\n\u003Cli>Konstruktion: Kanalverlustmodell, Routing differentieller Paare, Rückstrompfad-Stitching und Zuordnung der Backdrill-Netze.\u003C/li>\n\u003Cli>Qualität: Abnahmekriterien für TDR-Coupons und Schliffe, Freigabe vereinbarter thermischer Belastungsprüfungen sowie Rückverfolgbarkeitsprüfung.\u003C/li>\n\u003Cli>Einkauf: Bestand und Lieferzeit verlustarmer Laminate, Kostenvergleich hybrider Lagenaufbauten und Prüfumfang im Angebot bestätigen.\u003C/li>\n\u003C/ul>\n\u003Cp>\u003Cstrong>Prüfpunkte für die stufenweise Freigabe:\u003C/strong>\u003C/p>\n\u003Cul>\n\u003Cli>EVT: Fertigerberechnung des Aufbaus freigeben sowie Erstmuster-TDR-Coupon und Backdrill-Schliff prüfen.\u003C/li>\n\u003Cli>DVT: Vollkanal-Augenbild beziehungsweise VNA-S-Parameter über den vereinbarten Temperaturbereich validieren.\u003C/li>\n\u003Cli>PVT: TDR-Verteilung über die vereinbarte Pilotstichprobe bewerten.\u003C/li>\n\u003Cli>MP: Vereinbarte TDR-Couponprotokolle je Los und Rohmaterial-CoC vor Versand prüfen.\u003C/li>\n\u003C/ul>\n\u003Cp>Wenn Lagenaufbau und Impedanzziele zur Fertigungsprüfung bereit sind, informieren Sie sich über unsere \u003Ca href=\"/de/products/high-speed-pcb/\">High-Speed-Leiterplatten\u003C/a>, \u003Ca href=\"/de/products/multilayer-pcb/\">Mehrlagen-Leiterplatten\u003C/a> und \u003Ca href=\"/de/services/pcb-design/\">PCB-Entwicklungsleistungen\u003C/a> oder laden Sie Ihre Dateien hoch, um ein \u003Ca href=\"/de/quote/\">Angebot anzufordern\u003C/a>.\u003C/p>\n\u003Cdiv data-component=\"BlogQuickQuoteInline\">\u003C/div>\n\n\u003C!-- faq:start -->\n\u003Ch3>Wann benötigt eine Leiterbahn kontrollierte Impedanz?\u003C/h3>\n\u003Cp>Bewerten Sie elektrische Länge anhand tatsächlicher Flankenzeit, Laufzeit, Schnittstelle sowie zulässiger Reflexions- und Timingabweichung. Legen Sie danach erforderliche Impedanz, Referenzpfad und Terminierung mit Geräte- und Kanalmodell fest. Eine allgemeingültige Halbzoll- oder Zehntel-Flankenzeit-Abnahmegrenze gibt es nicht.\u003C/p>\n\u003Ch3>Warum kann die Rauheit der Kupferfolie oberhalb von 10 GHz relevant sein?\u003C/h3>\n\u003Cp>Rauheit kann den Leiterverlust beeinflussen, wenn ihre Größenordnung für die Stromverteilung relevant ist. Für angenommene Kupfereigenschaften beträgt die Skintiefe bei 28 GHz etwa 0,39 µm. Vergleichen Sie die Kenngröße und das Modell der tatsächlichen Folie mit Kanal-Messungen; ein fester Rauheitsverlust-Prozentsatz gilt nicht für jede Geometrie.\u003C/p>\n\u003Ch3>Wie kurz müssen Backdrill-Stubs bei 25-Gbit/s-Kanälen sein?\u003C/h3>\n\u003Cp>Leiten Sie die Reststublänge aus dem vollständigen Via-/Steckverbinder-Kanalmodell, der tatsächlichen Datenrate, Modulation und den Bezugsebenen ab. Geben Sie Worst-Case-Länge, Bohrtoleranz und einzuhaltenden Nichtanschnitt an und prüfen Sie die vereinbarte Struktur. Bestätigen Sie, dass der Kanal seine festgelegten Leistungs- und Prüfgrenzen erfüllt.\u003C/p>\n\u003Ch3>Wie unterscheiden sich ±10-%- und ±5-%-Impedanztoleranzen bei den Fertigungskosten?\u003C/h3>\n\u003Cp>Eine engere Toleranz kann einen anderen Aufbau, ein engeres Prozessfenster und einen anderen Verifikationsplan erfordern. Lassen Sie Fertigungsfähigkeit und Angebot einschließlich Couponstichprobe und Prüfbericht konkret bestätigen. Aus ±5 % folgt weder ein allgemeiner prozentualer Aufpreis noch eine zwingende Geräteausstattung.\u003C/p>\n\u003C!-- faq:end -->\n\n\u003Cscript type=\"application/ld+json\">\n{\n  \"@context\": \"https://schema.org\",\n  \"@type\": \"TechArticle\",\n  \"headline\": \"High-Speed-PCB-Design: Lagenaufbau-Verlustbudgets, Impedanztoleranzen und SerDes-Routing-Vorgaben\",\n  \"description\": \"High-Speed-Leiterplatten nach tatsächlicher Flankenzeit und Kanalanforderung auslegen: Impedanz, Material, Via-Übergänge und Fertigungsnachweise projektbezogen abstimmen.\",\n  \"datePublished\": \"2026-10-15\",\n  \"author\": {\n    \"@type\": \"Organization\",\n    \"name\": \"HilPCB\"\n  },\n  \"publisher\": {\n    \"@type\": \"Organization\",\n    \"name\": \"HilPCB\"\n  },\n  \"about\": {\n    \"@type\": \"Thing\",\n    \"name\": \"High-Speed PCB Design\"\n  },\n  \"keywords\": [\"High-Speed-PCB-Design\", \"High-Speed-Leiterplatten-Layout\", \"kontrollierte Impedanz Leiterplatte\", \"SerDes-Routing\", \"Signalintegrität PCB\", \"Backdrilling\", \"High-Speed-Basismaterial\"]\n}\n\u003C/script>\n\u003Csection class=\"related-links\" aria-label=\"Related\">\u003Ch3>Related links\u003C/h3>\u003Cul>\u003Cli>\u003Ca href=\"/de/products/high-speed-pcb/\">High-Speed-Leiterplatten\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/products/multilayer-pcb/\">Mehrlagen-Leiterplatten\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/industrial-grade-ai-server-motherboard-ai-server-backplane-challenges/\">Industrie-Motherboard-Leiterplatten für KI-Server: Beherrschung von High-Speed-Interconnects und Backplane-Herausforderungen\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/low-loss-pcb/\">Low-Loss-Leiterplattenmaterialien: Auswahl, Kupferrauheit und Fertigung\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/high-tg-fr4-guide-pcb-stackup-materials/\">High-Tg-FR-4-Leitfaden: Materialauswahl und Multilayer-Lagenaufbau\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/tools/impedance-calculator/\">Impedanzrechner\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/services/pcb-design/\">PCB-Entwicklungsleistungen\u003C/a>\u003C/li>\u003C/ul>\u003C/section>",[14,17,20,23],{"question":15,"answer":16,"answerText":16},"Wann benötigt eine Leiterbahn kontrollierte Impedanz?","Bewerten Sie elektrische Länge anhand tatsächlicher Flankenzeit, Laufzeit, Schnittstelle sowie zulässiger Reflexions- und Timingabweichung. Legen Sie danach erforderliche Impedanz, Referenzpfad und Terminierung mit Geräte- und Kanalmodell fest. Eine allgemeingültige Halbzoll- oder Zehntel-Flankenzeit-Abnahmegrenze gibt es nicht.",{"question":18,"answer":19,"answerText":19},"Warum kann die Rauheit der Kupferfolie oberhalb von 10 GHz relevant sein?","Rauheit kann den Leiterverlust beeinflussen, wenn ihre Größenordnung für die Stromverteilung relevant ist. Für angenommene Kupfereigenschaften beträgt die Skintiefe bei 28 GHz etwa 0,39 µm. Vergleichen Sie die Kenngröße und das Modell der tatsächlichen Folie mit Kanal-Messungen; ein fester Rauheitsverlust-Prozentsatz gilt nicht für jede Geometrie.",{"question":21,"answer":22,"answerText":22},"Wie kurz müssen Backdrill-Stubs bei 25-Gbit/s-Kanälen sein?","Leiten Sie die Reststublänge aus dem vollständigen Via-/Steckverbinder-Kanalmodell, der tatsächlichen Datenrate, Modulation und den Bezugsebenen ab. Geben Sie Worst-Case-Länge, Bohrtoleranz und einzuhaltenden Nichtanschnitt an und prüfen Sie die vereinbarte Struktur. Bestätigen Sie, dass der Kanal seine festgelegten Leistungs- und Prüfgrenzen erfüllt.",{"question":24,"answer":25,"answerText":25},"Wie unterscheiden sich ±10-%- und ±5-%-Impedanztoleranzen bei den Fertigungskosten?","Eine engere Toleranz kann einen anderen Aufbau, ein engeres Prozessfenster und einen anderen Verifikationsplan erfordern. Lassen Sie Fertigungsfähigkeit und Angebot einschließlich Couponstichprobe und Prüfbericht konkret bestätigen. Aus ±5 % folgt weder ein allgemeiner prozentualer Aufpreis noch eine zwingende Geräteausstattung.",[27,28,29,30,31,32,33],"High-Speed-PCB-Design","High-Speed-Leiterplatten-Layout","kontrollierte Impedanz Leiterplatte","SerDes-Routing","Signalintegrität PCB","Backdrilling","High-Speed-Basismaterial","high-speed-pcb-design","de",[37,35,38,39,40,41],"en","it","cn","fr","ru",{"blog":43,"breadcrumb":52},{"@context":44,"@type":45,"headline":4,"description":5,"url":46,"datePublished":6,"dateModified":6,"timeRequired":11,"keywords":47,"articleSection":7,"author":48,"publisher":51},"https://schema.org","BlogPosting","https://hilpcb.com/de/blog/high-speed-pcb-design/","High-Speed-PCB-Design, High-Speed-Leiterplatten-Layout, kontrollierte Impedanz Leiterplatte, SerDes-Routing, Signalintegrität PCB, Backdrilling, High-Speed-Basismaterial",{"@type":49,"name":50},"Organization","HILPCB",{"@type":49,"name":50},{"@context":44,"@type":53,"itemListElement":54},"BreadcrumbList",[55,60,64],{"@type":56,"position":57,"name":58,"item":59},"ListItem",1,"Home","https://hilpcb.com/",{"@type":56,"position":61,"name":62,"item":63},2,"Blog","https://hilpcb.com/de/blog/",{"@type":56,"position":65,"name":34,"item":46},3,1792969793139]