[{"data":1,"prerenderedAt":51},["ShallowReactive",2],{"blog-pcb-layout-guide-de":3},{"title":4,"description":5,"date":6,"lastUpdated":6,"category":7,"image":8,"readingTime":9,"wordCount":10,"timeRequired":11,"htmlContent":12,"faq":13,"tags":14,"slug":25,"sourceLocale":26,"jsonld":27},"PCB Layout Leitfaden: Platzierung, Routing und Designregeln","Umfassender technischer Leitfaden zum PCB Layout Design: Komponentenplatzierung, Routing-Techniken, Lagenaufbau-Regeln, High-Speed-Vorgaben und DFM-Praxis.","2025-10-10","technology","/assets/img/blogs/circuit-board.webp",6,1156,"PT6M","\u003Cp>Das PCB-Layout (die physikalische Entflechtung einer Leiterplatte) ist die anspruchsvolle Ingenieursdisziplin, die einen abstrakten Schaltplan in ein physikalisch fertigbares Leiterplattenprodukt überführt. Weit mehr als das bloße Verbinden logischer Netzlisteneinträge mit Leiterbahnen bestimmt das \u003Cstrong>PCB Layout Design\u003C/strong> die Signalintegrität (SI), elektromagnetische Verträglichkeit (EMV), thermische Entwärmung, Netzwerkimpedanz der Stromversorgung (PDN) und die Fertigungsausbeute.\u003C/p>\n\u003Cp>Fehlentscheidungen im Layout – wie das Führen differentieller Signale über geschlitzte Bezugsebenen, weit von IC-Pins entfernte Abblockkondensatoren oder unzureichende Leiterbahnbreiten – führen zu sporadischen Systemabstürzen, EMV-Prüfungsfehlschlägen und teuren Redesigns. Dieser Leitfaden bündelt die wichtigsten \u003Cstrong>PCB Layout Regeln\u003C/strong>, formuliert praxiserprobte Methoden zur \u003Cstrong>Komponentenplatzierung\u003C/strong>, erläutert professionelle \u003Cstrong>Routing-Techniken\u003C/strong> und liefert Richtlinien für Mixed-Signal-, HF- und Leistungsschaltungen.\u003C/p>\n\u003Cdiv data-component=\"BlogQuickQuoteInline\">\u003C/div>\n\n\u003Ch2>Was versteht man unter PCB Layout?\u003C/h2>\n\u003Cp>Das \u003Cstrong>PCB Layout\u003C/strong> ist der Entwicklungsschritt, bei dem Schaltplansymbole und logische Verbindungen in EDA-Programmen (wie Altium Designer, Cadence Allegro, Siemens Xpedition oder KiCad) als dreidimensionale physikalische Leiterplattenstrukturen definiert werden. Der Entwickler bestimmt Board-Umrisse, Lagenaufbauten, Footprints, Routing-Topologien, Durchkontaktierungen und Kupferflächen.\u003C/p>\n\u003Cp>Der Ablauf gliedert sich in fünf aufeinanderfolgende Phasen:\u003C/p>\n\u003Col>\n\u003Cli>\u003Cstrong>Mechanische Definition & Randbedingungen\u003C/strong>: Import mechanischer DXF/STEP-Daten, Festlegung von Konturen, Bohrungen, Sperrflächen (Keepouts) und Kantenabständen.\u003C/li>\n\u003Cli>\u003Cstrong>Lagenaufbau & Impedanzkontrolle\u003C/strong>: Definition von Kern- und Prepreg-Materialien auf Basis geeigneter \u003Ca href=\"/de/blog/pcb-materials-guide/\">Leiterplatten-Basismaterialien\u003C/a>, Berechnung von Leiterbahnbreiten für 50 $\\Omega$ Single-Ended- und 90/100 $\\Omega$ differenzielle Leitungen.\u003C/li>\n\u003Cli>\u003Cstrong>Funktionale Komponentenplatzierung\u003C/strong>: Strukturierung von Funktionsblöcken, Positionierung mechanischer Steckverbinder und Anordnung von Entkopplungskondensatoren.\u003C/li>\n\u003Cli>\u003Cstrong>Leiterbahnführung (Routing)\u003C/strong>: Entflechtung hochpoliger ICs, Verlegung von Takt- und Hochgeschwindigkeitsleitungen, Stromschienen und Auslegung durchgehender Masseflächen.\u003C/li>\n\u003Cli>\u003Cstrong>DRC-Prüfung & Ausgabedaten\u003C/strong>: Automatisierte Design Rule Checks (DRC), DFM-Fertigungsprüfung und Generierung der Produktionsdaten (ODB++, Gerber X2, IPC-2581, Bohr- und Bestückungsdaten).\u003C/li>\n\u003C/ol>\n\u003Ch2>Grundlegende Layoutregeln und Constraint-Definition\u003C/h2>\n\u003Cp>Vor dem Ziehen der ersten Leiterbahn müssen im Constraint Manager der EDA-Software verbindliche Abstands- und Fertigungsgrenzen hinterlegt werden:\u003C/p>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth align=\"left\">Regelkategorie\u003C/th>\n\u003Cth align=\"left\">Technische Zielvorgabe\u003C/th>\n\u003Cth align=\"left\">Standard-Fertigungsklasse\u003C/th>\n\u003Cth align=\"left\">HDI-Fertigungsklasse\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Leiterbahnabstand (Clearance)\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Minimaler Isolationsabstand zur Vermeidung von Schlüssen\u003C/td>\n\u003Ctd align=\"left\">$\\ge 0,127\\text{ mm}$ (5 mil)\u003C/td>\n\u003Ctd align=\"left\">0,075 mm bis 0,100 mm (3 bis 4 mil)\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Leiterbahnbreite\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Abhängig von Stromtragfähigkeit (IPC-2152) und Impedanz\u003C/td>\n\u003Ctd align=\"left\">\u003Ca href=\"/de/blog/pcb-trace-width-calculator/\">Berechnete Leiterbahnbreite\u003C/a> ($\\ge 0,127\\text{ mm}$)\u003C/td>\n\u003Ctd align=\"left\">0,075 mm (3 mil) Mikrostreifen\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Restring (Annular Ring)\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Kupfersteg um Bohrungen gemäß IPC-2221 Class 2\u003C/td>\n\u003Ctd align=\"left\">$\\ge 0,125\\text{ mm}$ (5 mil)\u003C/td>\n\u003Ctd align=\"left\">$\\ge 0,075\\text{ mm}$ (3 mil) Laser-Microvia\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Kantenabstand\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Abstand von Kupfer zu gefrästen Außenkonturen\u003C/td>\n\u003Ctd align=\"left\">$\\ge 0,50\\text{ mm}$ (20 mil), schützt vor Freilegung\u003C/td>\n\u003Ctd align=\"left\">$\\ge 0,30\\text{ mm}$ (12 mil)\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Lötstoppsteg\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Minimaler Lötstopplacksteg zwischen SMD-Pads\u003C/td>\n\u003Ctd align=\"left\">$\\ge 0,10\\text{ mm}$ (4 mil), verhindert Zinnbrücken\u003C/td>\n\u003Ctd align=\"left\">0,065 mm bis 0,075 mm (2,5 bis 3 mil)\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Bohrung-zu-Kupfer-Abstand\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Abstand von Durchgangsbohrungen zu Innenlagenkupfer\u003C/td>\n\u003Ctd align=\"left\">$\\ge 0,25\\text{ mm}$ (10 mil)\u003C/td>\n\u003Ctd align=\"left\">0,18 mm bis 0,20 mm\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Ch2>Best Practices für die Bauteilplatzierung (Placement)\u003C/h2>\n\u003Cp>Die Platzierung bestimmt zu 80 % bis 90 % den Entflechtungserfolg. Ein schlechtes Placement kann durch noch so geschicktes Routing nicht geheilt werden.\u003C/p>\n\u003Ch3>1. Funktionsorientierte Segmentierung (Floorplanning)\u003C/h3>\n\u003Cp>Unterteilen Sie das Board in klar abgegrenzte Zonen:\u003C/p>\n\u003Cul>\n\u003Cli>\u003Cstrong>Leistungsteil\u003C/strong>: Schaltregler, DC-DC-Drosseln, Ein- und Ausgangskondensatoren.\u003C/li>\n\u003Cli>\u003Cstrong>Digitalbereich\u003C/strong>: Mikrocontroller, FPGA, DDR-Speicher und Bussysteme.\u003C/li>\n\u003Cli>\u003Cstrong>Präzisions-Analogteil\u003C/strong>: Operationsverstärker, Referenzspannungsquellen, ADC/DAC-Stufen.\u003C/li>\n\u003Cli>\u003Cstrong>HF- und Funkteil\u003C/strong>: Transceiver, Anpassnetzwerke und Antennen.\u003C/li>\n\u003C/ul>\n\u003Cp>Mischen Sie analoge und digitale Schaltungsteile keinesfalls. Führen Sie digitale Signale niemals über empfindliche Analogsektionen.\u003C/p>\n\u003Ch3>2. Platzierungshierarchie\u003C/h3>\n\u003Cp>Gehen Sie nach fester Rangfolge vor:\u003C/p>\n\u003Cul>\n\u003Cli>\u003Cstrong>Mechanische Festkomponenten\u003C/strong>: Stecker, Buchsen, Schalter, Kühlkörper und Montagebohrungen.\u003C/li>\n\u003Cli>\u003Cstrong>Zentrale Haupt-ICs\u003C/strong>: Prozessoren und komplexe \u003Ca href=\"/de/blog/what-is-bga/\">BGA-Bausteine\u003C/a>. Sie gehören ins Zentrum ihrer Peripherie, um Busleitungen kurz zu halten.\u003C/li>\n\u003Cli>\u003Cstrong>Spannungsregler\u003C/strong>: Direkt an der Einspeisung platzieren, Ausgangsstrompfad direkt zur Last orientieren.\u003C/li>\n\u003Cli>\u003Cstrong>Abblockkondensatoren\u003C/strong>: Unmittelbar an die Versorgungsanschlüsse des jeweiligen ICs setzen. Das Signal muss zuerst den Kondensator passieren, bevor es den IC-Pin erreicht.\u003C/li>\n\u003Cli>\u003Cstrong>Oszillatoren & Quarze\u003C/strong>: Dicht an die Takt-Pins des Prozessors setzen, Massefläche darunter freihalten bzw. schirmen, keine Signale darunter queren.\u003C/li>\n\u003C/ul>\n\u003Ch3>3. Thermisches Management\u003C/h3>\n\u003Cp>Verteilen Sie heiße Leistungshalbleiter gleichmäßig, um Wärmenester zu vermeiden. Halten Sie wärmeempfindliche Bauteile (Referenzen, Quarze, Elkos) fern von Leistungstransistoren.\u003C/p>\n\u003Ch2>Professionelle Routing-Techniken\u003C/h2>\n\u003Col>\n\u003Cli>\u003Cstrong>Routing-Prioritäten\u003C/strong>: Zuerst kritische Takt- und Analogsignale, dann differentielle High-Speed-Paare (USB, PCIe, Ethernet), gefolgt von Stromversorgungsschienen und schließlich Standard-I/O-Leitungen.\u003C/li>\n\u003Cli>\u003Cstrong>Verzicht auf 90°-Winkel\u003C/strong>: Verlegen Sie Leiterbahnen niemals im 90°-Winkel. Nutzen Sie stattdessen \u003Cstrong>45°-Gehrungen oder Kreisbögen\u003C/strong>, um Säurefallen beim Ätzen und Impedanzsprünge zu vermeiden.\u003C/li>\n\u003Cli>\u003Cstrong>Differentielle Signalpaare\u003C/strong>: Längenabweichungen innerhalb eines Paares müssen unter $\\pm 0,127\\text{ mm}$ gehalten werden. Führen Sie differentielle Leitungen stets über eine ununterbrochene Massebezugsebene. \u003Cstrong>Überqueren Sie niemals Schlitze in Masseflächen!\u003C/strong> Setzen Sie bei Lagenwechseln Begleitmasse-Vias (Stitching Vias).\u003C/li>\n\u003Cli>\u003Cstrong>Crosstalk-Vermeidung (3W-Regel)\u003C/strong>: Halten Sie zwischen parallelen Leiterbahnen einen Mittenabstand von mindestens dem dreifachen der Leiterbahnbreite ein ($D \\ge 3 \\times W$), um kapazitives und induktives Übersprechen um über 70 % zu senken.\u003C/li>\n\u003C/ol>\n\u003Ch2>Typische Layoutfehler und Abhilfemaßnahmen\u003C/h2>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth align=\"left\">Fehlerbild\u003C/th>\n\u003Cth align=\"left\">Ursache\u003C/th>\n\u003Cth align=\"left\">Folge\u003C/th>\n\u003Cth align=\"left\">Abhilfemaßnahme\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Geschlitzte Masseebene\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Schnelle Signale queren Trennschlitze im Groundplane\u003C/td>\n\u003Ctd align=\"left\">Große Rückstromschleifen, massive EMV-Störungen\u003C/td>\n\u003Ctd align=\"left\">Masseflächen unter schnellen Signalen lückenlos geschlossen halten.\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Offene Leitungsstummel (Stubs)\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Verzweigungen durch Testpunkte oder Fehlkorrekturen\u003C/td>\n\u003Ctd align=\"left\">Signalreflexionen und Klingeln bei hohen Datenraten\u003C/td>\n\u003Ctd align=\"left\">Stummel restlos entfernen; Punkt-zu-Punkt verlegen.\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Induktive Kondensatorzuleitung\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Lange Zuleitung vom Abblockkondensator zum Pad/Via\u003C/td>\n\u003Ctd align=\"left\">Parasitäre Induktivität hebt HF-Filterwirkung auf\u003C/td>\n\u003Ctd align=\"left\">Vias direkt an die Pads setzen; extrem kurze Anbindung.\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Große di/dt-Schaltkreisfläche\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Weitläufige Schleife aus MOSFET, Diode und Eingangselko\u003C/td>\n\u003Ctd align=\"left\">Intensive magnetische Abstrahlung\u003C/td>\n\u003Ctd align=\"left\">Stromschleife des Schaltreglers minimal klein auslegen.\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd align=\"left\">\u003Cstrong>Fehlende Wärmefallen (Thermal Reliefs)\u003C/strong>\u003C/td>\n\u003Ctd align=\"left\">Feste Vollanbindung von SMD-Pads an große Masseflächen\u003C/td>\n\u003Ctd align=\"left\">Zinn schmilzt ungleichmäßig ab; kalte Lötstellen\u003C/td>\n\u003Ctd align=\"left\">Kreuzförmige Wärmefallen (Thermal Reliefs) nutzen.\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Cp>Für weiterführende Prüfungen Ihrer Layout-Daten oder die Fertigung Ihrer Prototypen unterstützen Sie unsere Ingenieure gern im Bereich \u003Ca href=\"/de/pcb-manufacturing/\">Leiterplattenfertigung\u003C/a> und \u003Ca href=\"/de/products/pcb-assembly/\">Baugruppenbestückung\u003C/a>.\u003C/p>\n\u003Ch2>Häufig gestellte Fragen (FAQ)\u003C/h2>\n\u003Ch3>Was ist der Unterschied zwischen Placement und Routing?\u003C/h3>\n\u003Cp>Placement bezeichnet die geometrische Anordnung der Bauteile auf der Leiterplatte nach funktionalen und thermischen Gesichtspunkten. Routing beschreibt das anschließende Verlegen der elektrischen Kupferleitungen nach Vorgabe der Netzliste.\u003C/p>\n\u003Ch3>Welches sind die wichtigsten Grundregeln beim PCB-Layout?\u003C/h3>\n\u003Cp>Wichtigste Regeln sind: Eine ununterbrochene Bezugsmassefläche unter schnellen Signalen, Platzierung von Abblockkondensatoren direkt am IC-Pin, Verzicht auf 90°-Winkel (stets 45° nutzen), Einhaltung der 3W-Abstandsregel gegen Übersprechen und Minimierung stromführender Schaltreglerschleifen.\u003C/p>\n\u003Ch3>Was besagt die 3W-Regel bei Leiterbahnen?\u003C/h3>\n\u003Cp>Die 3W-Regel besagt, dass der Mittenabstand zweier paralleler Leiterbahnen mindestens dem dreifachen ihrer Breite entsprechen sollte ($D \\ge 3 \\times W$). Dies reduziert das gegenseitige Übersprechen um ca. 70 %.\u003C/p>\n\u003Ch3>Warum sind 90-Grad-Ecken auf Leiterplatten verboten?\u003C/h3>\n\u003Cp>Rechte Winkel vergrößern lokal die Leiterbahnbreite um 41 %, was zu Impedanzsprüngen und Reflexionen führt. Zudem wirken innere spitze Winkel beim Ätzen als Säurefallen, die die Leiterbahn beschädigen können.\u003C/p>\n\u003Ch3>Welche Softwareprogramme werden für das PCB-Layout eingesetzt?\u003C/h3>\n\u003Cp>Führende EDA-Programme sind Altium Designer (Industriestandard für KMUs und Entwicklungslabore), Cadence Allegro (High-End-Standard für Server und Automotive), Siemens Xpedition (Großkonzerne und Luftfahrt) sowie KiCad (Open-Source-Lösung für Ingenieure und Maker).\u003C/p>\n\u003Cp>Die Ausrichtung der Kupferabstände an den Fertigungsgrenzen der \u003Ca href=\"/de/blog/circuit-board/\">Leiterplattenproduktion\u003C/a> verhindert Lötbrücken und Unterätzungen.\u003C/p>\n\u003Cp>Entwickler sollten Lagenaufbau und Impedanzverläufe auf einer \u003Ca href=\"/de/services/pcb-prototype/\">Prototyp-Leiterplatte\u003C/a> verifizieren, bevor Nutzen freigegeben werden.\u003C/p>\n\u003Cp>Die Beschränkung auf symmetrische gerade Lagenzahlen (z. B. 4 oder 6 Lagen) ist ein Hebel für eine \u003Ca href=\"/de/blog/pcb-cost/\">kostengünstige PCB-Fertigung\u003C/a>.\u003C/p>\n\n\u003Csection class=\"related-links\" aria-label=\"Related\">\u003Ch3>Related links\u003C/h3>\u003Cul>\u003Cli>\u003Ca href=\"/de/blog/pcb-materials-guide/\">Leiterplatten-Materialien Leitfaden: FR4, High-Tg, Rogers, Polyimid, Aluminium und Keramik\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/pcb-trace-width-calculator/\">PCB-Leiterbahnbreiten-Rechner: IPC-2152 Formel, Stromtragfähigkeit und Praxisbeispiele\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/what-is-bga/\">Was ist ein BGA (Ball Grid Array)? Gehäusetypen, Lotkugeln und PCB-Design\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/pcb-manufacturing/\">Leiterplattenfertigung\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/products/pcb-assembly/\">Baugruppenbestückung\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/blog/circuit-board/\">Leiterplattenherstellung: Kompletter PCB-Produktionsprozess Leitfaden 2025\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/de/services/pcb-prototype/\">Prototyp-Leiterplatte\u003C/a>\u003C/li>\u003C/ul>\u003C/section>",[],[15,16,17,18,19,20,21,22,23,24],"PCB Layout","PCB Layout Design","Leiterplatten Designregeln","Komponentenplatzierung","Leiterbahnführung","PCB Routing Regeln","High-Speed Leiterplatte","DFM Leiterplatte","PCB Entflechtung","Leiterplatten Layout","pcb-layout-guide","de",{"blog":28,"breadcrumb":37},{"@context":29,"@type":30,"headline":4,"description":5,"image":8,"url":31,"datePublished":6,"dateModified":6,"timeRequired":11,"keywords":32,"articleSection":7,"author":33,"publisher":36},"https://schema.org","BlogPosting","https://hilpcb.com/de/blog/pcb-layout-guide/","PCB Layout, PCB Layout Design, Leiterplatten Designregeln, Komponentenplatzierung, Leiterbahnführung, PCB Routing Regeln, High-Speed Leiterplatte, DFM Leiterplatte, PCB Entflechtung, Leiterplatten Layout",{"@type":34,"name":35},"Organization","HILPCB",{"@type":34,"name":35},{"@context":29,"@type":38,"itemListElement":39},"BreadcrumbList",[40,45,49],{"@type":41,"position":42,"name":43,"item":44},"ListItem",1,"Home","https://hilpcb.com/",{"@type":41,"position":46,"name":47,"item":48},2,"Blog","https://hilpcb.com/de/blog/",{"@type":41,"position":50,"name":25,"item":31},3,1791623098126]