[{"data":1,"prerenderedAt":64},["ShallowReactive",2],{"blog-ddr-memory-pcb-layout-fr":3},{"title":4,"description":5,"date":6,"lastUpdated":6,"category":7,"image":8,"readingTime":9,"wordCount":10,"timeRequired":11,"htmlContent":12,"faq":13,"tags":29,"slug":33,"sourceLocale":34,"availableLocales":35,"jsonld":40},"Routage DDR sur PCB : liste de contrôle du routage et de l’empilage","Planifiez le routage DDR4 selon la topologie, l’empilage, le timing et les chemins de retour propres aux composants, puis confirmez les contraintes et contrôles de fabrication avant la libération.","2026-11-06","design",null,14,2728,"PT14M","\u003Cp>Un routage DDR4 fiable commence par la documentation exacte du contrôleur et des DRAM, et non par une règle générique d’égalisation des longueurs. Choisissez la topologie, placez les composants, convenez d’un empilage fabricable et routez chaque signal par rapport au plan de référence qui lui est attribué. Vérifiez ensuite l’impédance, le timing, les chemins de retour et les exigences de fabrication avant la libération.\u003C/p>\n\u003Cp>La distinction essentielle est qu’un signal DQ se vérifie par rapport à \u003Cstrong>son propre groupe DQS\u003C/strong>, selon les règles de timing et de délai de boîtier du fournisseur du contrôleur. Aligner toutes les pistes DDR sur une longueur globale unique n’est ni nécessaire ni un substitut à un budget de timing.\u003C/p>\n\u003Cp>Cette liste couvre les conceptions DDR4 industrielles générales. Pour le contexte spécifique à une application, consultez \u003Ca href=\"/fr/blog/memory-interface-drone-uav/\">les interfaces mémoire des drones et UAV\u003C/a>. Elle n’applique pas à la DDR4 les limites de routage LPDDR4 ou DDR5.\u003C/p>\n\u003Cp>\u003Cimg src=\"/assets/blogs/ddr-memory-pcb-layout/ddr4-so-dimm-example.webp\" alt=\"Un module de mémoire DDR4 SO-DIMM\">\u003C/p>\n\u003Ch2>1. Établir les règles de conception avant le placement\u003C/h2>\n\u003Cp>Rassemblez la documentation à jour du contrôleur, des DRAM et du mode de fonctionnement exacts. Consignez les révisions applicables pour que les réviseurs sachent quelles règles ont gouverné le routage. Le dossier de départ doit inclure :\u003C/p>\n\u003Cul>\n\u003Cli>La fiche technique du contrôleur, son guide de conception matérielle et ses exigences de routage DDR4.\u003C/li>\n\u003Cli>La fiche technique des DRAM, y compris leur organisation, leur boîtier et leurs exigences électriques.\u003C/li>\n\u003Cli>Les exigences applicables de la norme mémoire et les recommandations de mise en œuvre du fournisseur du contrôleur.\u003C/li>\n\u003Cli>Les données de délai de boîtier ou de broche, si le fournisseur les intègre aux vérifications de timing.\u003C/li>\n\u003Cli>Les conceptions de référence uniquement lorsque leurs composants, topologie et conditions de fonctionnement sont pertinents.\u003C/li>\n\u003C/ul>\n\u003Cp>Par exemple, le document AMD \u003Cem>UltraScale Architecture PCB Design User Guide\u003C/em> (UG583) distingue les topologies DDR4, les groupes de signaux et les contraintes de routage pour les composants qu’il couvre. Son empilage et ses valeurs ne sont pas des exigences DDR4 universelles. Le document AMD \u003Cem>Versal Adaptive SoC PCB Design User Guide\u003C/em> (UG863) donne des exemples de plans de référence et de vias de raccordement dans un autre contexte de composant ; utilisez ces exemples uniquement si leurs hypothèses conviennent au projet.\u003C/p>\n\u003Cp>Le responsable de conception doit résoudre les instructions contradictoires avec les fournisseurs des composants concernés avant d’adopter une contrainte comme règle de libération.\u003C/p>\n\u003Ch2>Tableau de décision du routage DDR4\u003C/h2>\n\u003Ctable>\n\u003Cthead>\n\u003Ctr>\n\u003Cth>Décision\u003C/th>\n\u003Cth>Éléments à établir\u003C/th>\n\u003Cth>Vérification avant libération\u003C/th>\n\u003C/tr>\n\u003C/thead>\n\u003Ctbody>\u003Ctr>\n\u003Ctd>Topologie\u003C/td>\n\u003Ctd>Organisation DRAM prise en charge par le contrôleur, structure des rangs, dérivations et terminaison\u003C/td>\n\u003Ctd>Le schéma et les contraintes de routage décrivent la même topologie\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Placement et dégagement\u003C/td>\n\u003Ctd>Orientation des composants, dégagement des broches, changements de couche et accès au découplage\u003C/td>\n\u003Ctd>Chaque groupe de signaux dispose d’un chemin pratique sans rupture de sa référence\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Empilage\u003C/td>\n\u003Ctd>Couches de signaux, références adjacentes, construction diélectrique et impédances cibles\u003C/td>\n\u003Ctd>Le fournisseur de PCB confirme que la construction proposée est fabricable\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Timing des signaux\u003C/td>\n\u003Ctd>DQ vers son propre DQS, paire DQS, paire CK et relations entre adresse/commande/contrôle selon le cas\u003C/td>\n\u003Ctd>Les contraintes et rapports utilisent les points de référence et le traitement du boîtier définis par le fournisseur\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Transitions\u003C/td>\n\u003Ctd>Structures de vias permises, chemin du courant de retour et traitement éventuel des tronçons résiduels\u003C/td>\n\u003Ctd>Les emplacements des vias et les changements de référence sont examinés, pas seulement comptés\u003C/td>\n\u003C/tr>\n\u003Ctr>\n\u003Ctd>Vérification\u003C/td>\n\u003Ctd>Contrôles de routage, simulation, essais de coupon et inspection d’assemblage requis\u003C/td>\n\u003Ctd>Chaque méthode a un objectif, des critères d’acceptation et un responsable définis\u003C/td>\n\u003C/tr>\n\u003C/tbody>\u003C/table>\n\u003Ch2>2. Choisir la topologie et placer les composants\u003C/h2>\n\u003Cp>Choisissez la topologie prise en charge avant d’optimiser les pistes individuellement. Les signaux d’adresse et de commande DDR4 peuvent utiliser un routage en chaîne (fly-by) dans une conception adaptée, tandis que DQ et DQS peuvent être point à point dans certaines configurations. Ne supposez ni l’une ni l’autre de ces organisations sans vérifier le contrôleur, l’organisation des DRAM et les recommandations du fournisseur.\u003C/p>\n\u003Cp>Confirmez le nombre de composants et de rangs, la charge des signaux, la stratégie de terminaison et les éventuelles dérivations autorisées. Examinez ensemble le schéma et le PCB : un placement qui semble pratique peut imposer un tronçon résiduel imprévu ou rendre impraticable l’ordre de routage requis.\u003C/p>\n\u003Cp>Pendant le placement :\u003C/p>\n\u003Col>\n\u003Cli>Orientez le contrôleur et les boîtiers DRAM pour rendre clair le flux de signaux prévu.\u003C/li>\n\u003Cli>Vérifiez le dégagement des billes ou broches de chaque groupe DQ/DQS, paire CK et groupe adresse/commande/contrôle.\u003C/li>\n\u003Cli>Réservez l’espace nécessaire aux terminaisons, au découplage des alimentations et aux circuits de tension de référence.\u003C/li>\n\u003Cli>Repérez les changements de couche nécessaires aux signaux et vérifiez si un chemin de retour continu est disponible à ces endroits.\u003C/li>\n\u003Cli>Confirmez que le placement laisse la place aux dégagements de fabrication et à l’accès pour l’assemblage.\u003C/li>\n\u003C/ol>\n\u003Cp>Ne permutez pas les broches ou les voies de données uniquement pour simplifier le routage. N’utilisez que les permutations autorisées par la documentation du contrôleur et des DRAM, et mettez à jour le schéma et les contraintes lorsqu’une permutation autorisée est effectuée.\u003C/p>\n\u003Ch2>3. Construire l’empilage autour des plans de référence\u003C/h2>\n\u003Cp>L’impédance et le délai d’une piste DDR4 dépendent de la structure complète, et non de sa seule largeur. Convenez de l’ordre des couches et des matériaux proposés avec le fournisseur de PCB avant de finaliser les contraintes de routage.\u003C/p>\n\u003Cp>Pour chaque couche de signal DDR, identifiez son plan de référence prévu et le diélectrique qui les sépare. Maintenez un chemin de courant de retour continu sous la piste. Les lacunes dans les plans, les évidements et les changements de couche mal conçus peuvent perturber ce chemin même si la piste elle-même paraît ininterrompue.\u003C/p>\n\u003Cp>Spécifiez les cibles et tolérances d’impédance requises par la documentation de conception ; ne leur substituez pas une valeur générique. Le fournisseur a besoin de la géométrie prévue des pistes, de la couche, de la structure de référence et des exigences applicables aux paires différentielles pour évaluer la fabricabilité. Le masque de soudure et la géométrie finale du cuivre peuvent également compter pour la construction convenue.\u003C/p>\n\u003Cp>Une exigence d’impédance contrôlée décrit une exigence de fabrication, et non la conception complète d’un canal. Les \u003Ca href=\"/fr/blog/controlled-impedance-pcb/\">conseils sur les PCB à impédance contrôlée\u003C/a> donnent davantage de contexte sur le lien entre géométrie, empilage et fabrication. Si le décalage lié au matériau ou au tissage est préoccupant, traitez-le comme une question d’empilage et de routage plutôt que de supposer que tous les stratifiés se comportent de la même façon ; consultez \u003Ca href=\"/fr/blog/glass-weave-skew-mitigation-pcb-stackup-materials/\">l’atténuation du décalage dû au tissage de verre dans les matériaux et empilages PCB\u003C/a>.\u003C/p>\n\u003Ch2>4. Router et contraindre chaque famille de signaux\u003C/h2>\n\u003Cp>Configurez les contraintes par fonction électrique, en appliquant les règles exactes du contrôleur pour la configuration choisie.\u003C/p>\n\u003Ch3>DQ et DQS\u003C/h3>\n\u003Cp>Associez chaque DQ à son groupe DQS correspondant. Si la configuration utilise des signaux de masque de données ou d’inversion du bus de données, incluez-les dans les vérifications de groupe appropriées comme le précise le fournisseur.\u003C/p>\n\u003Cp>Vérifiez à la fois la paire différentielle DQS et la relation entre DQS et les signaux de données associés. Appliquez, selon le cas, les règles requises en lecture comme en écriture. Ne supposez pas qu’un seul rapport de longueur routée couvre tous les effets de timing pertinents.\u003C/p>\n\u003Ch3>Horloge\u003C/h3>\n\u003Cp>Routez CK conformément aux exigences du contrôleur et des DRAM pour la topologie choisie. Vérifiez le comportement de la paire différentielle et toute relation requise avec d’autres signaux. Préservez la référence prévue et examinez les transitions de la paire dans son ensemble, au lieu de traiter les deux pistes comme des réseaux indépendants asymétriques.\u003C/p>\n\u003Ch3>Adresse, commande et contrôle\u003C/h3>\n\u003Cp>Appliquez les règles du fournisseur à chaque groupe d’adresse, de commande et de contrôle concerné, y compris l’ordre de routage et la terminaison lorsqu’ils sont spécifiés. Dans une conception en chaîne, l’ordre dans lequel les composants reçoivent le signal fait partie de la topologie ; il ne peut être réduit à une simple instruction d’égalisation globale.\u003C/p>\n\u003Cp>Le \u003Ca href=\"/fr/blog/high-speed-pcb-design/\">guide de conception des PCB haute vitesse\u003C/a> est utile pour revoir les principes de routage, mais ne remplace pas les contraintes DDR4 propres aux composants.\u003C/p>\n\u003Ch2>5. Budgéter le décalage en temps, pas seulement en longueur de piste\u003C/h2>\n\u003Cp>Le décalage est la différence de temps d’arrivée entre les signaux comparés selon une règle définie. Un rapport exploitable exige des points de référence cohérents, la même base de délai et les contributions de boîtier requises par le fournisseur.\u003C/p>\n\u003Cp>Considérez cette comparaison \u003Cstrong>hypothétique\u003C/strong> au sein d’une même famille de signaux référencée :\u003C/p>\n\u003Cul>\n\u003Cli>Délai du chemin 1 : \u003Cstrong>300 ps\u003C/strong>\u003C/li>\n\u003Cli>Délai du chemin 2 : \u003Cstrong>320 ps\u003C/strong>\u003C/li>\n\u003Cli>Décalage : \u003Cstrong>320 ps − 300 ps = 20 ps\u003C/strong>\u003C/li>\n\u003Cli>Décalage autorisé hypothétique : \u003Cstrong>25 ps\u003C/strong>\u003C/li>\n\u003Cli>Marge restante : \u003Cstrong>25 ps − 20 ps = 5 ps\u003C/strong>\u003C/li>\n\u003C/ul>\n\u003Cp>Cette marge ne tient pas compte des autres incertitudes. La valeur de 25 ps n’est pas une limite DDR4, et ce calcul ne prouve pas qu’un canal fonctionnera.\u003C/p>\n\u003Cp>Des longueurs de PCB égales ne produisent pas nécessairement des délais égaux. Les signaux sur différentes couches peuvent se propager différemment en raison de leur diélectrique et de leurs structures de référence. Les vias et autres discontinuités peuvent également contribuer. N’incluez le délai et le décalage de boîtier que comme le définit le fournisseur concerné ; n’ajoutez ni n’omettez ces valeurs en vous fondant sur une règle supposée.\u003C/p>\n\u003Cp>Avant d’ajouter des méandres de réglage, vérifiez si la comparaison est réellement requise et si la base de délai extraite est correcte. Respectez les règles de conception dans la géométrie de réglage : des méandres trop rapprochés peuvent créer un couplage qui rend trompeuse une simple correction de longueur.\u003C/p>\n\u003Ch2>6. Examiner les transitions, courants de retour et diaphonie\u003C/h2>\n\u003Cp>Chaque transition de couche appelle deux questions : où va le signal et où va son courant de retour ? Examinez les plans de référence adjacents aux deux extrémités de la transition. Si le chemin de retour doit passer d’une référence à une autre, utilisez les vias de raccordement ou une autre méthode prise en charge par la structure d’alimentation et de référence du projet et par les recommandations applicables du fournisseur.\u003C/p>\n\u003Cp>Un via proche n’est pas automatiquement une solution valide. Sa connexion, les plans de référence concernés et le chemin du courant comptent tous. Évitez de router au-dessus d’une coupure de plan de référence simplement parce que la piste peut y être dessinée.\u003C/p>\n\u003Cp>Examinez également les tronçons résiduels des vias et les transitions de couche en fonction du canal de fonctionnement. Si l’analyse révèle un besoin de réduction des tronçons résiduels ou d’une autre construction spécialisée, convenez de sa faisabilité et des exigences d’inspection avec le fournisseur de PCB avant la libération.\u003C/p>\n\u003Cp>Pour la diaphonie, recherchez les longs parcours couplés, les dégagements denses et les zones de méandres serrés. Utilisez les contraintes d’espacement et de routage du fournisseur du contrôleur lorsqu’elles existent, et analysez les zones sensibles par extraction ou simulation si la conception le demande. Aucune valeur d’espacement unique ne garantit un couplage acceptable pour tous les empilages et routages.\u003C/p>\n\u003Ch2>7. Placer le découplage et les circuits de référence avec soin\u003C/h2>\n\u003Cp>Suivez les exigences du contrôleur et des DRAM pour les rails d’alimentation, le découplage et les circuits de tension de référence éventuels. Placez les composants spécifiés de sorte que leurs connexions aux broches et plans concernés soient réalisables, avec des chemins de courant courts et sans obstruction évitable au dégagement des signaux.\u003C/p>\n\u003Cp>Vérifiez le réseau de distribution d’alimentation par rapport aux exigences de fonctionnement du projet. Un routage de signaux d’aspect net ne compense pas une alimentation bruitée ou une référence mal mise en œuvre. À l’inverse, ne compromettez pas un plan de retour nécessaire pour faire tenir une empreinte de découplage ; résolvez ensemble le placement et l’empilage.\u003C/p>\n\u003Ch2>8. Vérifier avant et après fabrication\u003C/h2>\n\u003Cp>Utilisez plusieurs contrôles, chacun avec un objectif défini :\u003C/p>\n\u003Cul>\n\u003Cli>\u003Cstrong>Examen du schéma et des contraintes :\u003C/strong> confirmez la topologie, les terminaisons, l’affectation des broches et les groupes de signaux.\u003C/li>\n\u003Cli>\u003Cstrong>Contrôles des règles PCB :\u003C/strong> examinez les affectations d’impédance, les contraintes de paires, les rapports de délai ou de longueur, les dégagements et la continuité des références.\u003C/li>\n\u003Cli>\u003Cstrong>Analyse du canal :\u003C/strong> si elle est requise, utilisez des modèles et une extraction adaptés aux composants, à la topologie et aux conditions de fonctionnement. Documentez les hypothèses et indiquez les coins et modes évalués.\u003C/li>\n\u003Cli>\u003Cstrong>Vérification de fabrication :\u003C/strong> si un essai de coupon d’impédance contrôlée est requis, convenez du coupon, de la méthode d’essai, des cibles et du rapport. La mesure d’un coupon vérifie une structure d’essai convenue ; elle ne prouve pas que le canal DDR assemblé respecte le timing. Voir \u003Ca href=\"/fr/blog/impedance-testing/\">les essais d’impédance PCB\u003C/a>.\u003C/li>\n\u003Cli>\u003Cstrong>Inspection d’assemblage :\u003C/strong> convenez d’une inspection adaptée aux boîtiers et joints concernés. Elle peut repérer des défauts d’assemblage, mais ne remplace pas l’analyse électrique du timing.\u003C/li>\n\u003Cli>\u003Cstrong>Mise en service :\u003C/strong> utilisez le processus documenté d’initialisation, d’entraînement et de diagnostic du contrôleur. Consignez les conditions, résultats et défaillances à examiner ; une initialisation réussie ne doit pas remplacer l’évaluation planifiée de la marge de conception.\u003C/li>\n\u003C/ul>\n\u003Cp>Le responsable de conception est chargé des contraintes DDR, de l’analyse et des critères d’acceptation, sauf accord explicite sur un périmètre différent. Le fournisseur de PCB doit confirmer les exigences de fabrication convenues et signaler les problèmes de construction. Les responsabilités d’assemblage et d’essais électriques doivent également être attribuées dans l’accord de projet.\u003C/p>\n\u003Ch2>9. Inclure les bonnes informations dans le dossier de libération et la demande de devis\u003C/h2>\n\u003Cp>Un dossier de libération utile permet aux achats de demander le travail adéquat et à l’ingénierie d’examiner les retours du fournisseur. Incluez ou convenez explicitement des éléments suivants :\u003C/p>\n\u003Cul>\n\u003Cli>\u003Cstrong>Identification de la conception :\u003C/strong> révision de la carte, données de fabrication, données de perçage, plans et empilage actuel.\u003C/li>\n\u003Cli>\u003Cstrong>Exigences d’impédance :\u003C/strong> couches et structures contrôlées, cibles, tolérances et rapports d’essai ou de coupon requis.\u003C/li>\n\u003Cli>\u003Cstrong>Détails de construction :\u003C/strong> exigences relatives aux matériaux, épaisseur finie, cuivre, structures de vias et procédés spéciaux éventuels.\u003C/li>\n\u003Cli>\u003Cstrong>Périmètre d’assemblage :\u003C/strong> nomenclature, identifiants de composants approuvés, données de placement, exigences concernant les faces et attentes d’inspection.\u003C/li>\n\u003Cli>\u003Cstrong>Acceptation et communication :\u003C/strong> normes applicables, exceptions convenues, rapports requis, contacts techniques et mode de traitement des questions de fabrication.\u003C/li>\n\u003Cli>\u003Cstrong>Périmètre de vérification :\u003C/strong> analyses de timing, essais de carte, inspections d’assemblage et activités de mise en service demandés, avec leurs responsables.\u003C/li>\n\u003C/ul>\n\u003Cp>Ne laissez pas une cible d’impédance ou une exigence d’essai uniquement dans un fichier interne de contraintes de routage si le fournisseur doit agir en conséquence. Examinez les changements d’empilage en ingénierie, car ils peuvent influer à la fois sur l’impédance et le délai.\u003C/p>\n\u003Cp>Pour discuter de la fabrication, le \u003Ca href=\"/fr/products/multilayer-pcb/\">service de fabrication de PCB multicouches\u003C/a> est pertinent pour les exigences d’empilage DDR ; confirmez la construction et les services réels du projet. Transmettez le dossier via une \u003Ca href=\"/fr/quote/\">demande de devis\u003C/a> ou \u003Ca href=\"/fr/contact/\">contactez HILPCB\u003C/a> pour discuter des questions de fabrication en suspens.\u003C/p>\n\u003Cdiv data-component=\"BlogQuickQuoteInline\">\u003C/div>\n\u003C!-- faq:start -->\n\u003Ch2>FAQ\u003C/h2>\n\u003Ch3>Tous les signaux DDR4 doivent-ils avoir la même longueur ?\u003C/h3>\n\u003Cp>Non. Appliquez les règles du contrôleur à chaque famille de signaux concernée. En particulier, comparez chaque DQ à son propre groupe DQS, comme spécifié.\u003C/p>\n\u003Ch3>Le routage en chaîne est-il obligatoire pour tous les signaux DDR4 ?\u003C/h3>\n\u003Cp>Non. Il peut convenir aux signaux d’adresse et de commande dans une conception prise en charge. La topologie requise dépend du contrôleur, de la configuration DRAM et des recommandations du fournisseur.\u003C/p>\n\u003Ch3>Des longueurs de piste égales garantissent-elles des temps d’arrivée égaux ?\u003C/h3>\n\u003Cp>Non. La construction des couches, les transitions et le traitement des délais de boîtier défini par le fournisseur peuvent faire arriver des pistes de même longueur à des moments différents.\u003C/p>\n\u003Ch3>Un coupon d’impédance prouve-t-il que l’interface DDR fonctionnera ?\u003C/h3>\n\u003Cp>Non. Il vérifie une structure d’essai convenue par rapport aux critères de fabrication. Le timing du canal, la topologie, l’assemblage et la mise en service exigent des contrôles distincts.\u003C/p>\n\u003Ch3>Qui fixe les limites de routage et de timing DDR ?\u003C/h3>\n\u003Cp>Le responsable de conception applique les exigences des composants et du mode de fonctionnement sélectionnés, en résolvant les questions avec les fournisseurs concernés. Le fournisseur de PCB confirme que les exigences de fabrication convenues sont fabricables.\u003C/p>\n\u003C!-- faq:end -->\n\u003Csection class=\"related-links\" aria-label=\"Liens connexes\">\u003Ch3 id=\"related-links\">Liens connexes\u003C/h3>\u003Cul>\u003Cli>\u003Ca href=\"/fr/blog/memory-interface-drone-uav/\">Conception de PCB d'interface mémoire pour drone : routage DDR, timing et intégrité de puissance\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/fr/blog/controlled-impedance-pcb/\">PCB à impédance contrôlée : stackup, fabrication et vérification\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/fr/blog/glass-weave-skew-mitigation-pcb-stackup-materials/\">Glass weave skew mitigation : whitepaper matériaux et stackup strategy\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/fr/blog/high-speed-pcb-design/\">Conception de PCB haute vitesse : Budgets de pertes, tolérances d'impédance et contraintes de routage SerDes\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/fr/blog/impedance-testing/\">Tests d’impédance PCB : garantir l’intégrité des signaux dans la fabrication électronique haute vitesse\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/fr/products/multilayer-pcb/\">service de fabrication de PCB multicouches\u003C/a>\u003C/li>\u003Cli>\u003Ca href=\"/fr/quote/\">demande de devis\u003C/a>\u003C/li>\u003C/ul>\u003C/section>",[14,17,20,23,26],{"question":15,"answer":16,"answerText":16},"Tous les signaux DDR4 doivent-ils avoir la même longueur ?","Non. Appliquez les règles du contrôleur à chaque famille de signaux concernée. En particulier, comparez chaque DQ à son propre groupe DQS, comme spécifié.",{"question":18,"answer":19,"answerText":19},"Le routage en chaîne est-il obligatoire pour tous les signaux DDR4 ?","Non. Il peut convenir aux signaux d’adresse et de commande dans une conception prise en charge. La topologie requise dépend du contrôleur, de la configuration DRAM et des recommandations du fournisseur.",{"question":21,"answer":22,"answerText":22},"Des longueurs de piste égales garantissent-elles des temps d’arrivée égaux ?","Non. La construction des couches, les transitions et le traitement des délais de boîtier défini par le fournisseur peuvent faire arriver des pistes de même longueur à des moments différents.",{"question":24,"answer":25,"answerText":25},"Un coupon d’impédance prouve-t-il que l’interface DDR fonctionnera ?","Non. Il vérifie une structure d’essai convenue par rapport aux critères de fabrication. Le timing du canal, la topologie, l’assemblage et la mise en service exigent des contrôles distincts.",{"question":27,"answer":28,"answerText":28},"Qui fixe les limites de routage et de timing DDR ?","Le responsable de conception applique les exigences des composants et du mode de fonctionnement sélectionnés, en résolvant les questions avec les fournisseurs concernés. Le fournisseur de PCB confirme que les exigences de fabrication convenues sont fabricables.",[30,31,32],"DDR4","routage PCB","intégrité du signal","ddr-memory-pcb-layout","fr",[36,37,38,34,39],"en","de","cn","ru",{"blog":41,"breadcrumb":50},{"@context":42,"@type":43,"headline":4,"description":5,"url":44,"datePublished":6,"dateModified":6,"timeRequired":11,"keywords":45,"articleSection":7,"author":46,"publisher":49},"https://schema.org","BlogPosting","https://hilpcb.com/fr/blog/ddr-memory-pcb-layout/","DDR4, routage PCB, intégrité du signal",{"@type":47,"name":48},"Organization","HILPCB",{"@type":47,"name":48},{"@context":42,"@type":51,"itemListElement":52},"BreadcrumbList",[53,58,62],{"@type":54,"position":55,"name":56,"item":57},"ListItem",1,"Home","https://hilpcb.com/",{"@type":54,"position":59,"name":60,"item":61},2,"Blog","https://hilpcb.com/fr/blog/",{"@type":54,"position":63,"name":33,"item":44},3,1794062250056]