Phasenlaufzeit – die Zeit, die ein Signal benötigt, um eine PCB‑Leiterbahn zu durchlaufen – wird bei hohen Frequenzen und Datenraten zu einem kritischen Designparameter. Wenn Signale gleichzeitig ankommen müssen, bestimmte Timing‑Beziehungen einhalten oder Phasenkohärenz über Frequenz bewahren sollen, ist das Verständnis und die Kontrolle der Ausbreitungslaufzeit essenziell.
Dieser Leitfaden behandelt Grundlagen der Phasenlaufzeit und praxistaugliche Techniken zur Timing‑Kontrolle in Anwendungen zur Signalintegrität in Hochfrequenz‑PCBs.
HILPCB fertigt Hochfrequenz‑PCBs mit kontrollierter Dielektrikumsdicke (±5%) für konsistente Ausbreitungslaufzeit und unterstützt Skew‑Anforderungen in Differentialpaaren bis hinunter zu ±5 ps.
In diesem Leitfaden
- Phasenlaufzeit verstehen
- Ausbreitungslaufzeit berechnen
- Skew in Differentialpaaren
- Timing‑Anforderungen bei Multi‑Lane
- Techniken für Längenabgleich
- Fertigungsfaktoren, die Delay beeinflussen
- Design‑Richtlinien und Best Practices
Phasenlaufzeit verstehen
Signale laufen nicht instantan durch Leiterbahnen – sie breiten sich mit endlicher Geschwindigkeit aus, bestimmt durch das umgebende Dielektrikum. Diese Ausbreitungslaufzeit hat mehrere wichtige Konsequenzen für Hochfrequenz‑Design.
Ausbreitungsgeschwindigkeit
Elektromagnetische Signale laufen im Vakuum mit Lichtgeschwindigkeit (c ≈ 3×10⁸ m/s bzw. etwa 12 Inch pro Nanosekunde). In PCB‑Materialien sind sie um einen Faktor langsamer, der mit der Dielektrizitätskonstante zusammenhängt:
Velocity = c / √Dk (approximately, for stripline)
Bei FR‑4 mit Dk ≈ 4,3 laufen Signale grob mit halber Lichtgeschwindigkeit – etwa 6 Inch pro Nanosekunde.
Phasenlaufzeit vs. Gruppenlaufzeit
Phasenlaufzeit ist die Laufzeit einer einzelnen Frequenzkomponente durch die Struktur. Gruppenlaufzeit ist die Änderungsrate der Phase über Frequenz – sie beschreibt, wie sich die Hüllkurve eines modulierten Signals ausbreitet.
In idealen (nicht dispersiven) Übertragungsleitungen sind Phasen‑ und Gruppenlaufzeit gleich. In realen PCBs mit frequenzabhängiger Dk unterscheiden sie sich geringfügig – das kann Signalverzerrung verursachen.
Warum Phasenlaufzeit wichtig ist
Phasenlaufzeit wird kritisch, wenn:
- Differentialpaare Balance halten müssen (Skew)
- Mehrere Lanes gleichzeitig ankommen müssen (Bus‑Timing)
- Phasenbeziehungen erhalten bleiben müssen (RF‑Systeme)
- Clock und Data ausgerichtet sein müssen (source‑synchronous Interfaces)
Ausbreitungslaufzeit berechnen
Eine genaue Delay‑Abschätzung ermöglicht saubere Timing‑Analyse und korrekte Längenabgleich‑Anforderungen.
Grundformeln für Delay
Stripline (trace between two planes): Delay ≈ 85 ps/inch × √Dk
Microstrip (trace on outer layer): Delay ≈ 85 ps/inch × √(0.475×Dk + 0.67)
Die Microstrip‑Formel berücksichtigt, dass das Feld teilweise in Luft (Dk=1) und teilweise im Substrat liegt.
Beispielrechnungen
For FR-4 (Dk ≈ 4.3):
- Stripline: 85 × √4.3 ≈ 176 ps/inch
- Microstrip: 85 × √(0.475×4.3 + 0.67) ≈ 140 ps/inch
For Rogers RO4350B (Dk ≈ 3.48):
- Stripline: 85 × √3.48 ≈ 159 ps/inch
- Microstrip: 85 × √(0.475×3.48 + 0.67) ≈ 128 ps/inch
Faktoren, die Delay beeinflussen
Dielektrizitätskonstante (Dk): Höhere Dk = langsamere Ausbreitung. Dk variiert mit:
- Materialtyp (FR‑4 vs. PTFE vs. Keramik)
- Frequenz (Dk sinkt typischerweise bei höheren Frequenzen)
- Temperatur (meist kleiner Effekt)
- Harzanteil im Prepreg (beeinflusst die Verbund‑Dk)
Leiterbahnstruktur: Microstrip ist im gleichen Material schneller als Stripline, weil ein Teil des Feldes in Luft läuft.
Kupferrauheit: Kleiner Effekt, aber Rauheit kann die effektive Pfadlänge leicht erhöhen.
Ausbreitungs‑Delay nach Material
Skew in Differentialpaaren
Differentielles Signaling überträgt Daten als Spannungsdifferenz zwischen zwei komplementären Leiterbahnen. Für korrekte Funktion müssen beide Leitungen gleiches Delay haben – jede Abweichung nennt man „Skew“.
Ursachen für Skew
Längen‑Mismatch: Der naheliegendste Grund. Ist eine Leitung länger, hat sie mehr Delay.
Unterschiedliche Referenzabstände: Wenn P‑ und N‑Leitung unterschiedliche Abstände zur Referenzfläche haben, sehen sie unterschiedliche effektive Dk und damit unterschiedliche Geschwindigkeiten.
Asymmetrisches Routing: Unterschiedliche Biegeradien, Via‑Platzierung oder Layer‑Transitions zwischen P und N.
Fiber‑Weave‑Effekt: In gewebtem Glasgewebe sehen Leiterbahnen über Glasbündeln eine andere Dk als über harzreichen Bereichen. Benachbarte Leiterbahnen können dadurch unterschiedliche Dk erleben.
Auswirkungen von Skew
Skew wandelt Differentialsignale teilweise in Common‑Mode um und verschlechtert die Performance:
- Reduzierter differentieller Hub
- Mehr EMI (Common‑Mode strahlt stärker)
- Schlechtere Common‑Mode‑Unterdrückung am Empfänger
- Timing‑Unsicherheit am Empfänger
Skew‑Anforderungen je Interface
| Interface | Typischer Max‑Skew |
|---|---|
| USB 2.0 | < 100 ps |
| USB 3.x | < 15 ps |
| PCIe Gen 3 | < 5 ps |
| PCIe Gen 4/5 | < 3 ps |
| HDMI 2.1 | < 10 ps |
| 100G Ethernet | < 5 ps |
Bei 140 ps/Inch entsprechen 5 ps Skew grob 0,9 mils Längendifferenz – extrem enge Toleranzen, die sorgfältiges Design und Fertigung erfordern.
Timing‑Anforderungen bei Multi‑Lane
Moderne High‑Speed‑Interfaces nutzen mehrere parallele Lanes (PCIe x16, DDR‑Datenbus, USB4). Diese Lanes müssen innerhalb des Sampling‑Fensters des Empfängers zeitlich ausgerichtet bleiben.
Intra‑Pair‑Matching (im Differentialpaar)
Die P‑ und N‑Leitungen eines Differentialpaares müssen auf die oben genannten Skew‑Spezifikationen gematcht werden. Das ist die strengste Anforderung.
Inter‑Pair‑Matching (zwischen Lanes)
Unterschiedliche Lanes müssen innerhalb eines Timing‑Fensters ankommen – meist bezogen auf das Unit Interval (UI):
- PCIe: typischerweise ±0,05 UI
- DDR: definierte Setup/Hold‑Zeiten relativ zum Strobe
Inter‑Pair‑Matching ist meist weniger streng als Intra‑Pair‑Matching, erfordert aber dennoch Aufmerksamkeit.
Byte‑Lane‑Matching
Memory‑Interfaces gruppieren häufig 8 Datenbits mit einem Strobe‑Signal. Alle Signale einer Byte‑Lane müssen auf das Strobe‑Timing gematcht werden.
Beispiel (DDR4): Data‑zu‑Strobe‑Skew‑Anforderung ~50–100 ps
Clock‑Verteilung
Source‑synchronous Interfaces übertragen Clock zusammen mit Data. Clock‑Routing erfordert:
- Gematchtes Delay zu allen Empfängern
- Minimalen Skew zwischen Clock‑Flanken
- Passendes Delay relativ zu Daten (Setup/Hold)
Techniken für Längenabgleich
Physischer Längenabgleich kompensiert Delay‑Unterschiede, damit Signale gleichzeitig ankommen.
Serpentine (Accordion) Routing
Die häufigste Technik: Meander‑Segmente zu kürzeren Leiterbahnen hinzufügen, um die Länge auszugleichen.
Richtlinien:
- Serpentine‑Amplitude: mindestens 3× Leiterbahnbreite
- Segmentabstand: mindestens 3× Leiterbahnbreite (mehr ist besser)
- Serpentine kompakt halten und Abstand zur Partnerleitung lassen
- Möglichst nahe an der Quelle des Längen‑Mismatch platzieren
Achtung: Zu viel Serpentine kann Self‑Coupling verursachen. Bei sehr hohen Frequenzen können Serpentine‑Segmente abstrahlen.
Trombone Routing
Verlängert Leiterbahnen über große, runde Bögen statt enger Serpentinen. Weniger Kopplung, aber mehr Platzbedarf.
Via Matching
Jedes Via addiert Delay (typisch ~20–30 ps). Via‑Anzahl zwischen Paarleitungen matchen oder mit zusätzlicher Länge kompensieren.
Layer Transition Matching
Wenn Leitungen an unterschiedlichen Stellen die Layer wechseln, unterscheiden sich akkumulierte Delays. Layer‑Transitions möglichst an den gleichen Positionen durchführen.
Component Placement
Strategische Bauteilplatzierung minimiert den Bedarf an Längenabgleich. Endpunkte von Differentialpaaren gleich weit platzieren und Multi‑Lane‑Endpunkte ausrichten.
Umrechnung für Längenabgleich
Fertigungsfaktoren, die Delay beeinflussen
Das Design definiert nominale Delays – die Fertigung führt Variation ein.
Variation der Dielektrikumsdicke
Dielektrikumsdicke beeinflusst die effektive Dk, die Leiterbahnen „sehen“. Dicken‑Toleranzen von ±10% können Delays um ähnliche Größenordnungen verschieben.
Gegenmaßnahme: Engere Dielektrikumstoleranz für kritische Lagen spezifizieren; HILPCB bietet ±5% Dielektrikums‑Kontrolle.
Dk‑Variation
Selbst innerhalb eines Materialloses variiert Dk:
- Über Panel‑Position
- Zwischen Batches
- Mit Harzanteil im Prepreg
Gegenmaßnahme: Materialien mit engerer Dk‑Toleranz nutzen; delay‑kritische Anforderungen klar an den Fertiger kommunizieren.
Fiber‑Weave‑Effekt
Glasgewebe in FR‑4 und ähnlichen Materialien hat eine gewebte Struktur aus Glasbündeln und harzreichen Kanälen. Leiterbahnen über Glas sehen höhere effektive Dk als über Harz.
Gegenmaßnahme:
- Leiterbahnen relativ zur Webrichtung drehen (20° oder 45°)
- Spread‑Glass oder alternative Weave‑Pattern nutzen
- Weave‑mitigierte Materialien für kritische Anwendungen spezifizieren
Registration und Layer‑Alignment
Misregistration zwischen Layern kann Leiterbahnpositionen relativ zu Referenzflächen verschieben – das beeinflusst Impedanz und Delay.
HILPCB‑Capability: ±15-25 μm Layer‑Registration
Design‑Richtlinien und Best Practices
Praktische Empfehlungen für das Management von Phasenlaufzeit in HF‑Designs.
Im Schaltplan‑Design
- Delay‑kritische Netze früh identifizieren
- Zusammengehörige Signale gruppieren (Differentialpaare, Byte‑Lanes)
- Pin‑Assignments der Bauteile für Routing‑Effizienz berücksichtigen
Im Layout
- Gematchte Komponenten in gleichen Abständen platzieren
- Differentialpaare zusammen routen (nicht getrennt)
- Layer‑Transitions zwischen gepaarten Signalen matchen
- Serpentine bei Biegungen/Längen‑Mismatch einsetzen, nicht am Leitungsende
- Längenabgleich per Design‑Rule‑Checks verifizieren
Stackup‑Aspekte
- Konsistentes Dielektrikum auf delay‑kritischen Lagen verwenden
- Asymmetrische Dielektrikumseffekte bei Microstrip berücksichtigen
- Dielektrikumstoleranz für matched‑Delay‑Anwendungen spezifizieren
Dokumentation
- Delay‑Anforderungen an den Fertiger kommunizieren
- Bei Bedarf absolutes Delay spezifizieren (nicht nur Länge)
- Skew‑Anforderungen an kritischen Netzen angeben
- Besondere Materialanforderungen dokumentieren (Weave, Dk‑Toleranz)
Verifikation
- Timing vor der Fertigung simulieren
- TDR an Testcoupons messen
- Eye‑Diagramme gegen Spezifikation verifizieren
HILPCB‑Capabilities für Phasenlaufzeit
HILPCB fertigt Hochfrequenz‑PCBs mit kontrollierten Delay‑Eigenschaften:
Dielektrikumskontrolle: ±5% Dicken‑Toleranz auf definierten Lagen für konsistente Ausbreitungslaufzeit.
Registration: ±15–25 μm Layer‑Alignment für symmetrische Differentialpaare.
Materialien: Breite Auswahl Dk‑stabiler Materialien inklusive Low‑Dk‑Optionen für schnellere Ausbreitung.
Skew‑Verifikation: Differential‑Delay‑Matching per TDR‑Test verifiziert, mit ±5‑ps‑Messfähigkeit.
Fiber‑Weave‑Optionen: Spread‑Glass und alternative Weave‑Materialien für kritische Anwendungen verfügbar.
Von Prototyp bis zur Serienfertigung liefert HILPCB konsistente Delay‑Eigenschaften für timing‑kritische Anwendungen.
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