Die Leiterbahnlänge bestimmt direkt die Ankunftszeit des Signals. In Hochfrequenzsystemen zählen Mikrosekunden – eigentlich zählen Pikosekunden. Wenn Signale gleichzeitig ankommen müssen, definierte Timing‑Beziehungen einhalten sollen oder Setup‑/Hold‑Anforderungen erfüllen müssen, wird Leiterbahnlängen‑Kontrolle zu einer grundlegenden Disziplin im PCB‑Design.
Dieser Leitfaden zeigt praxistaugliche Methoden, um Leiterbahnlängen in Hochfrequenz‑PCBs zu beherrschen – von der Interpretation von Delay‑Anforderungen bis zur präzisen Umsetzung von Length‑Matching.
HILPCB fertigt Hochfrequenz‑PCBs mit der für reproduzierbare Ausbreitungsverzögerung nötigen Dielektrikums‑Konsistenz (±5% Dickentoleranz) und unterstützt Differential‑Skew‑Anforderungen bis hinunter zu ±5 ps.
Warum Leiterbahnlänge bei hohen Frequenzen wichtig ist
Bei hohen Frequenzen wird physische Leiterbahnlänge unmittelbar zu elektrischem Delay. Signale kommen nicht instantan an – sie breiten sich mit endlicher Geschwindigkeit aus, die vom Dielektrikum bestimmt wird.
Bei HILPCB validiert das Engineering‑Team Längenanforderungen und liefert Laufzeit‑Berechnungen auf Basis realer Stackup‑Parameter.
Ausbreitungsgeschwindigkeit
Signale in PCB‑Leiterbahnen laufen grob mit der halben Lichtgeschwindigkeit; der genaue Wert hängt von der Dielektrizitätskonstante ab. In FR‑4 Microstrip: ca. 6 inch/ns (140–150 ps/inch). In FR‑4 Stripline: ca. 5.5 inch/ns (170–180 ps/inch). Materialien mit niedrigerer Dk ermöglichen schnellere Ausbreitung.
Länge‑zu‑Delay‑Umrechnung
Jeder Inch Leiterbahn fügt Delay hinzu. Für FR‑4 Microstrip mit 145 ps/inch:
- 1 inch = 145 ps
- 100 mil = 14.5 ps
- 10 mil = 1.45 ps
Schon kleine Längendifferenzen erzeugen bei hohen Datenraten messbare Timing‑Abweichungen.
Wann Längen‑Kontrolle entscheidend ist
Kritische Anwendungen sind u. a.:
- Differentialpaare (Skew‑Anforderungen)
- Parallele Busse (Data‑to‑Strobe‑Timing)
- Multi‑Lane‑Interfaces (Lane‑to‑Lane‑Alignment)
- Clock‑Verteilung (gematchte Ankunftszeiten)
- Source‑Synchronous‑Interfaces (Setup/Hold‑Timing)
Folgen von Längen‑Mismatch
Unzureichende Längen‑Kontrolle verursacht Timing‑Fehler, geringere Noise‑Margin, Datenfehler und nicht bestandene Compliance‑Tests. Wie schwer das wiegt, hängt von der Datenrate ab: Ein 50‑ps‑Timing‑Fehler, der bei 1 Gbps praktisch unsichtbar ist, kann bei 25 Gbps bereits Bit‑Errors auslösen.
Anforderungen an den Längenabgleich von Differentialpaaren
Differentialpaare benötigen gematchte Leiterbahnlängen, um die Signalbalance zu erhalten. Längen‑Mismatch (Skew) wandelt Differentialanteile in Common‑Mode um und verschlechtert die Performance.
HILPCB bietet Differential‑Pair‑Verifikation inklusive Reports zum Längenabgleich gemäß Ihren Spezifikationen.
Skew‑Effekte
Wenn die beiden Leiterbahnen eines Differentialpaares unterschiedlich lang sind, kommen die Signale zeitversetzt an. Dieser Offset erscheint am Empfänger als Common‑Mode‑Störung, reduziert die Common‑Mode‑Unterdrückung und kann Detektionsfehler verursachen.
Datenrate vs. Skew‑Toleranz
Mit höheren Datenraten werden die Anforderungen strenger:
| Datenrate | Unit Interval | Typischer Max‑Skew |
|---|---|---|
| 1 Gbps | 1000 ps | 50–100 ps (35–70 mil) |
| 5 Gbps | 200 ps | 15–20 ps (10–15 mil) |
| 10 Gbps | 100 ps | 5–10 ps (3–7 mil) |
| 25 Gbps | 40 ps | 2–4 ps (1–3 mil) |
Interface‑spezifische Anforderungen
Viele Standards definieren Skew‑Grenzen:
- USB 3.0: max. ±15 ps
- PCIe Gen 4: max. ±5 ps
- HDMI 2.1: max. ±10 ps
- 100G Ethernet: max. ±5 ps
Länge‑zu‑Delay‑Umrechnung (FR‑4 Microstrip)
Multi‑Lane‑ und Bus‑Length‑Matching
Parallele Interfaces mit mehreren Signalen müssen Timing‑Ausrichtung über alle Lanes hinweg einhalten. Welche Matching‑Strategie sinnvoll ist, hängt von der Architektur des Interfaces ab.
Bei HILPCB validiert das DFM‑Review Multi‑Lane‑Length‑Matching gegenüber Ihren Interface‑Spezifikationen.
Source‑Synchronous‑Interfaces
Bei source‑synchronous Architekturen läuft Data zusammen mit seinem Clock‑Strobe. Daten müssen innerhalb der Setup‑/Hold‑Fenster relativ zu den Strobe‑Flanken ankommen. Typische Anforderungen:
- Data‑to‑Strobe‑Matching: eng (definiert das Sampling‑Fenster)
- Lane‑to‑Lane‑Matching: moderat (Receiver realignt)
- Byte‑Lane‑Gruppierung: Alle Signale einer Byte‑Gruppe matchen zum gemeinsamen Strobe
Beispiel: DDR4/DDR5‑Memory
DDR‑Interfaces gruppieren 8 Datenbits mit einem Strobe (DQS). Typische Anforderungen:
- DQ‑zu‑DQS‑Matching innerhalb einer Byte‑Lane: ±5 ps
- Address/Command‑zu‑Clock: ±25 ps
- Clock‑zu‑Clock: ±5 ps (Differential‑Clock)
Multi‑Gigabit‑SerDes
High‑Speed‑Seriellinks (PCIe, USB, Ethernet) nutzen Clock‑Recovery: Der Empfänger extrahiert Timing aus Datenübergängen. Das entspannt Lane‑to‑Lane‑Matching, erfordert aber:
- Intra‑Pair‑Matching: eng (Differential‑Skew‑Grenzen)
- Lane‑to‑Lane‑Matching: moderat (durch Receiver kompensiert)
- Reference‑Clock‑Verteilung: gematcht zu allen Transmittern
Matching‑Hierarchie
Die engsten Anforderungen gelten für die timingkritischsten Beziehungen:
- Intra‑Pair (innerhalb eines Differentialpaares): am engsten
- Intra‑Byte (innerhalb einer Byte‑Lane): eng
- Inter‑Byte (zwischen Byte‑Lanes): moderat
- Inter‑Channel (zwischen Interfaces): entspannt
Serpentinen‑Routing‑Techniken
Serpentinen‑Routing (auch Meander‑ oder Accordion‑Routing) fügt kürzeren Leiterbahnen Länge hinzu, um Längenabgleich zu erreichen, ohne den grundlegenden Routing‑Pfad zu ändern.
HILPCB reproduziert Serpentinengeometrien präzise; das DFM‑Review prüft, ob Serpentinen‑Regeln zu Ihrer Frequenz passen.
Grundstruktur einer Serpentine
Serpentinen bestehen aus abwechselnden parallelen Segmenten, verbunden über Bends. Wichtige Parameter:
- Amplitude: Höhe jeder Schleife
- Abstand: Abstand zwischen parallelen Segmenten
- Segmentanzahl: Anzahl der Schleifen
Designregeln für wirksame Serpentinen
Schlecht ausgelegte Serpentinen koppeln zwischen benachbarten Segmenten und verschlechtern die Signalqualität. Richtlinien:
- Amplitude ≥ 3× Leiterbahnbreite (Minimum)
- Segmentabstand ≥ 3× Leiterbahnbreite
- Wenn möglich größeren Abstand bevorzugen
- Serpentinen insgesamt kompakt halten
- Serpentine nahe an der Mismatch‑Quelle platzieren
Serpentinen‑Platzierung
Serpentinen sollten direkt nach dem Entstehen des Längen‑Mismatch platziert werden, statt am Ende einer Leiterbahn „aufzustapeln“. Bei Mismatch durch Ecken: Serpentine direkt nach der Ecke. Bei Mismatch durch Bauteilplatzierung: Serpentine nahe der Quelle des kürzeren Pfads.
Frequenz‑Limitierungen
Bei sehr hohen Frequenzen (>10 GHz) können Serpentinen‑Segmente selbst koppeln und Resonanzen erzeugen. Für Multi‑Gbps‑Signale kann es sinnvoll sein, Segmentabstände zu erhöhen oder alternative Matching‑Ansätze zu nutzen (z. B. Bauteilplatzierung optimieren).
Ausbreitungsverzögerung berechnen
Eine genaue Delay‑Berechnung ermöglicht präzises Length‑Matching und Timing‑Analyse. Das Delay hängt von Materialeigenschaften und Leiterbahnstruktur ab.
HILPCB liefert Laufzeit‑Berechnungen auf Basis realer Stackup‑Parameter für timingkritische Designs.
Microstrip‑Delay
Für Außenlagen‑Leiterbahnen mit Referenzfläche darunter:
Delay ≈ 85 × √(0.475 × Dk + 0.67) ps/inch
Für FR‑4 (Dk ≈ 4.3): Delay ≈ 140–150 ps/inch
Stripline‑Delay
Für Leiterbahnen zwischen zwei Referenzflächen:
Delay ≈ 85 × √Dk ps/inch
Für FR‑4 (Dk ≈ 4.3): Delay ≈ 170–180 ps/inch
Materialeinfluss
Materialien mit niedrigerer Dk ermöglichen schnellere Ausbreitung:
| Material | Dk | Microstrip‑Delay |
|---|---|---|
| FR-4 | 4.3 | ~145 ps/inch |
| Megtron 6 | 3.6 | ~130 ps/inch |
| RO4350B | 3.48 | ~128 ps/inch |
| RT/duroid | 2.2 | ~105 ps/inch |
Delay‑Matching‑Aspekte
Wenn Sie Delay (und nicht nur Länge) matchen, müssen unterschiedliche Ausbreitungsgeschwindigkeiten auf verschiedenen Lagen/Materialien berücksichtigt werden. Ein Signal auf Microstrip und ein Signal auf Stripline benötigen unterschiedliche physische Längen, um dasselbe Delay zu erreichen.
Fertigungseinfluss auf Längen‑Kontrolle
Fertigungsvariationen beeinflussen die reale Leiterbahnlänge und das Delay. Wer diese Effekte versteht, kann passende Design‑Margins definieren.
HILPCB hält enge Prozesskontrolle, um konsistente Längen‑ und Delay‑Eigenschaften über Serien hinweg zu erreichen.
Dielektrikums‑Dickenvariation
Die Dielektrikumsdicke beeinflusst die Ausbreitungsgeschwindigkeit. Eine Standardtoleranz von ±10% erzeugt eine proportionale Delay‑Variation. Für kritische Anwendungen bietet HILPCB ±5% Dielektrikumskontrolle.
Dk‑Variation
Die Dielektrizitätskonstante variiert mit Materialbatch, Panelposition, Frequenz und Temperatur. Für timingkritische Anwendungen sollten Dk‑Toleranzen spezifiziert werden.
Fiber‑Weave‑Effekt
In gewebten Glas‑Substraten sehen Leiterbahnen, die über Glasbündeln laufen, eine andere effektive Dk als Leiterbahnen über Harzkanälen. Das erzeugt Delay‑Unterschiede zwischen benachbarten Leiterbahnen, je nach Routing‑Winkel relativ zum Gewebe. Gegenmaßnahmen:
- Routing‑Winkel relativ zum Gewebe variieren
- Spread‑Glass‑Materialien verwenden
- Für kritisches Timing Low‑Weave‑Effect‑Materialien spezifizieren
Registrierungseffekte
Layer‑to‑Layer‑Misregistration kann die Balance von Differentialpaaren beeinflussen, wenn Leiterbahnen nicht symmetrisch positioniert sind. HILPCB‑Registrierung von ±15–25 μm minimiert diesen Effekt.
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HILPCB Length‑Control‑Services
HILPCB liefert die Fertigungskonsistenz, die timingkritische Designs erfordern:
Dielektrikumskontrolle: ±5% Dickentoleranz verfügbar, für konsistentes Delay über Produktionslose hinweg.
Materialkompetenz: Dk‑charakterisierte Materialien mit dokumentierter Ausbreitungsgeschwindigkeit für präzise Delay‑Berechnungen.
Verifikation: Validierung des Längenabgleichs und Messung des Differential‑Skew per TDR‑Test.
Prozesskonsistenz: Statistical Process Control stellt Board‑zu‑Board‑Konsistenz innerhalb definierter Toleranzen sicher.
Von Prototypen bis zur Serienfertigung hält HILPCB die Präzision, die timingkritische Hochfrequenz‑Anwendungen erfordern.
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