Mit dem explosionsartigen Bandbreitenbedarf aus Data Centers, AI und 5G Communications sind Datenraten in die 112Gbps/s-Ära eingetreten. In diesem Kontext ist 112G SerDes zu einem zentralen Enabler für Next-Gen High-Speed Interconnect geworden. Bei dieser Geschwindigkeit stehen PCB design und manufacturing jedoch vor nie dagewesenen Herausforderungen. Ein gut ausgelegter 112G SerDes routing stackup ist nicht mehr „nur Lamination“ – er ist Systems Engineering aus Materials Science, elektromagnetischer Theorie und Precision Fabrication. Er bestimmt direkt signal integrity, Link-Stabilität und letztlich den Produkterfolg.
Dieser Artikel dient als detaillierter 112G SerDes routing guide aus Sicht von Connector- und Via-Transition-Design. Wir decken alles ab – von Channel Budget und Materialauswahl bis hin zu Manufacturability – damit du dich in diesem komplexen Feld sicher bewegen kannst. Für Teams, die cutting-edge high-speed PCB entwickeln, ist ein optimierter 112G SerDes routing stackup eine Grundvoraussetzung. Highleap PCB Factory (HILPCB) nutzt tiefes High-Speed-Know-how, um Kunden von Prototype bis Volume zu unterstützen.
Warum ist das 112G SerDes Channel Budget so strikt?
Bei 112G SerDes beginnt alles mit dem Channel Budget. Das Channel Budget definiert den maximal zulässigen Signalverlust und die Noise Margin über den physischen Link von Transmitter (Tx) zu Receiver (Rx). Im Vergleich zu früheren Generationen (28G/56G) ist das 112G-Budget extrem eng – vor allem, weil PAM4 Signaling verwendet wird.
PAM4 überträgt 2 bits pro symbol, halbiert die Baudrate und reduziert damit etwas den Bandbreitendruck, senkt aber die SNR um ~9.5dB und erhöht die Empfindlichkeit gegenüber Noise und Attenuation drastisch. Die Nyquist-Frequenz von 112G PAM4 erreicht 28 GHz. In diesem Bereich bringen PCB traces, vias und connectors spürbare Insertion Loss (IL) ein.
Ein typischer 112G-Channel besteht aus mehreren Teilen – jeder „verbraucht“ wertvolles Loss Budget:
- ASIC package: Substrate traces und vias im BGA package sind die ersten Loss Contributors.
- PCB traces: Die primäre Loss-Quelle – getrieben durch dielectric loss, conductor loss (skin effect und copper roughness) sowie Trace-Länge.
- Vias: Through/blind/buried vias sind große impedance discontinuities und erhöhen Reflection und Zusatzverlust – besonders auf großen backplane PCB.
- Connectors: High-Speed-Connectors wie QSFP-DD und OSFP müssen präzise modelliert werden, inklusive PCB launch region.
- Cable assembly (optional): Bei rack-to-rack interconnect gehören auch Cable und deren Connectors zum Channel.
Total Channel Insertion Loss ist typischerweise auf ~30–35dB (@28GHz) begrenzt. Zu hoher Loss in einem Element kann Link Bring-up verhindern oder BER außerhalb der Spezifikation drücken. Daher sind präzises Channel Modeling und Budget Allocation der erste – und kritischste – Schritt im 112G SerDes routing stackup design.
Wie wählt man die richtigen Low-Loss-Materialien?
Materialauswahl ist das Fundament von low-loss 112G SerDes routing. Bei 28GHz ist der Loss von klassischem FR-4 nicht akzeptabel – Low-Loss oder Ultra-Low-Loss Laminates für High-Speed-Anwendungen sind notwendig. Die Kernmetriken sind Dk und Df.
- Dk: Beeinflusst Propagation Speed und characteristic impedance. In High-Speed-Design willst du ein stabiles Dk über die Frequenz, um Dispersion zu reduzieren. Niedrigeres Dk ermöglicht außerdem breitere Traces, was conductor loss reduziert.
- Df: Quantifiziert dielectric loss direkt. Für 112G SerDes sollte Df bei 28GHz unter 0.004 liegen – oft näher an 0.002.
Neben Dk/Df sind zwei weitere Faktoren genauso wichtig:
Fiber Weave Effect: Die periodische Struktur des Glass Weave erzeugt lokale Dk-Inhomogenität. Wenn Trace-Längen mit dem Weave Pitch vergleichbar werden, können impedance variation und skew differential signaling verschlechtern. Typische Gegenmaßnahmen:
- Flachere Glass Styles nutzen (z. B. 1078, 1067).
- Mechanically Spread Glass nutzen.
- Traces leicht schräg (z. B. 1–5°) zur Weave routen, um Parallelität zu vermeiden.
Copper Roughness: Bei hoher Frequenz zwingt skin effect den Strom an die Leiteroberfläche. Raues Copper erhöht die effektive Weglänge und damit conductor loss. Nutze sehr glattes Copper wie VLP oder ULP; typisches Rq sollte unter 2 µm liegen.
Performance-Vergleich von High-Speed-PCB-Materialien
| Materialklasse | Typisches Dk (@10GHz) | Typisches Df (@10GHz) | Ziel-Datenrate | Kostenindex |
|---|---|---|---|---|
| Standard FR-4 | 4.2 - 4.8 | 0.015 - 0.020 | < 5 Gbps | 1x |
| Mid-loss materials | 3.6 - 4.0 | 0.008 - 0.012 | 10 - 28 Gbps | 2x - 3x |
| Low-loss (e.g., Megtron 6) | 3.2 - 3.6 | 0.002 - 0.004 | 28 - 112 Gbps | 5x - 8x |
| Ultra-low-loss (e.g., Tachyon 100G) | < 3.0 | < 0.002 | 112 Gbps and above | > 10x |
Was sind die wichtigsten Strategien für Impedance Control und Crosstalk Management?
Im 112G SerDes routing stackup sind präzise impedance control und strikte Crosstalk-Suppression zwei weitere Säulen der Signalqualität.
Impedance control: Differential impedance ist typischerweise 100Ω oder 90Ω – mit Toleranzen bis ±7% oder sogar ±5%. Jede geometrische Abweichung von der Zielimpedanz verursacht Reflections, erhöht insertion loss und Jitter. Wichtige Faktoren:
- Trace width and thickness: Etch Accuracy im manufacturing bestimmt die finale Linewidth.
- Dielectric thickness: Post-lamination PP (Prepreg) thickness control ist kritisch.
- Material Dk: Simulation muss Dk nutzen, das der Laminate Supplier angibt und Resin Content sowie Lamination Conditions berücksichtigt.
Crosstalk management: Crosstalk ist Noise durch EM coupling zwischen benachbarten Traces. In 112G PAM4 Systemen, wo SNR ohnehin niedrig ist, ist Crosstalk oft der #1 Killer. Typische Strategien:
- Spacing erhöhen: Differential-pair-to-pair spacing wird oft mit 3W oder mehr empfohlen; auf kritischen Links können 5W oder mehr nötig sein.
- Reference-plane continuity: Sorge für durchgängige Reference GND/Power Planes unter High-Speed Routing; vermeide Crossing von Plane Splits.
- Orthogonales Routing zwischen benachbarten Signal-Layers: Routing-Richtungen sollten senkrecht sein, um Broadside Coupling zu minimieren.
- Ground-via shielding: Platziere Stitching Vias strategisch um Differential Pairs, um einen Faraday-cage-Effekt zu erzeugen und Noise zu isolieren.
Effektive Crosstalk Control muss bereits im Stackup Planning starten – idealerweise mit 3D Full-Wave EM Simulators (z. B. Ansys HFSS, CST) für präzise Vorhersage und Optimierung.
Wie wichtig ist Transition Optimization für Connectors und Vias?
Als Connector- und Via-Transition-Design-Spezialist kann ich es klar sagen: Bei 112G setzt die Qualität der Transition das obere Limit der Channel Performance. Eine nicht optimierte Via oder ein Connector Pad kann leicht mehrere dB des Budgets durch Via Loss und Reflection verbrauchen.
Via optimization: Eine Via ist eine komplexe 3D-Struktur. Parasitic Capacitance und Inductance erzeugen bei 28GHz starke impedance discontinuities. Zentrale Taktiken:
- Back-drilling: Eine der wichtigsten Techniken. Durch das Ausbohren des ungenutzten Via Stub von der Rückseite eliminierst du Quarter-Wavelength Resonances und verbesserst Insertion Loss und Reflection deutlich. Backdrill Depth Control ist ein zentraler Indikator für die Capability eines Herstellers.
- Anti-pad optimization: Größere Anti-pad Openings in Reference Planes reduzieren Via-Parasitics und bringen die Impedanz näher an die Transmission Line.
- Remove NFP: Entfernen von Non-Functional Pads auf inneren Lagen reduziert parasitic capacitance und verbessert Performance weiter.
- HDI PCB technology nutzen: Microvias und kleinere Pads reduzieren physische Via-Größe und Parasitics drastisch.
- Ground-via co-design: Platziere 1–2 Ringe aus Ground Vias dicht um die Signal Via, um einen Low-Inductance Return Path bereitzustellen und Coupling zu unterdrücken.
Connector optimization (Launch Tuning): High-Speed Connector Pin Arrays (z. B. QSFP-DD) sind extrem dicht, was Pad- und Fan-out-Design erschwert. 3D Simulation ist Pflicht, um Pad Shapes, Trace Widths und Reference-Plane Openings feinzujustieren, Connector Impedance zu matchen und eine saubere Transition zu erzielen.
🧬 Via transitions: Optimierungsmatrix für High-Speed-Vertical-Links
Impedance Jumps und Parasitics eliminieren, um 112G+ signal integrity zu schützen
Execution standard: Via Stubs vollständig entfernen, um Resonanzpunkte bei hoher Frequenz zu eliminieren. Für Datenraten über 28Gbps Stub Length strikt innerhalb < 10 mil halten, um Bandwidth Linearität zu erhalten.
Execution standard: Unnötige Inner-Layer-Pads über Lagen entfernen. Weniger parasitic capacitance verbessert TDR-Verhalten und reduziert Reflection an der Via Transition.
Execution standard: Anti-pad-Dimensionen mit einem 3D Full-Wave Solver optimieren. Via-to-plane spacing feinjustieren, um lokale Induktivität zu kompensieren und impedance continuity durch die vertikale Transition sicherzustellen.
Execution standard: GND Stitching Vias symmetrisch um Signal Vias platzieren, um einen coaxial-like Return Path zu bilden, Via Crosstalk zu isolieren und Return-Loop Inductance zu reduzieren.
Fanout Region für einen spezifischen Connector (z. B. QSFP-DD oder PCIE 6.0) feinabstimmen. Durch Anpassung von Pad Edges und Lamination Gaps zur Reference Plane eine saubere Transition Impedance von horizontalem Routing zum vertikalen Connector sicherstellen und Total Insertion Loss minimieren.
Wie beeinflussen Equalization und Jitter die SerDes-Link-Performance?
Selbst mit einem optimierten 112G SerDes routing stackup bleibt Channel Loss. Moderne SerDes Devices enthalten leistungsfähige Equalization Circuits zur Kompensation. Typische Equalization Blocks:
- Tx FFE: Pre-emphasis boostet High-Frequency Components, um das Low-Pass-Verhalten des Channels zu kompensieren.
- Rx CTLE: Ein programmierbarer Amplifier, der High-Frequency Content selektiv anhebt, um die Channel Response zu glätten.
- Rx DFE: Ein nichtlinearer Equalizer, der ISI aus vorherigen Symbolen kompensiert.
Ziel der PCB ist ein „glatter und vorhersehbarer“ Channel. Eine Channel Response mit Resonanzen und abrupten Discontinuities erschwert die Konvergenz der Equalizer – oder führt zum Failure.
Jitter ist eine Time-Domain Deviation und ein weiterer großer Feind von High-Speed Links. PCB-seitige Jitter-Quellen:
- Fiber weave effects im Material.
- Reflections durch impedance discontinuities.
- Power Supply Noise: PDN noise koppelt über SerDes Power Pins in das Signal und erzeugt Jitter – was die Bedeutung der Co-Design-Arbeit über SI und PI hervorhebt.
Ein robuster Stackup reduziert Jitter und ISI auf der Physical Layer, senkt die Abhängigkeit von SerDes Equalization und verbessert die 112G SerDes routing reliability insgesamt.
Wie balanciert DFM Performance und Kosten?
Ein theoretisch perfekter 112G SerDes routing stackup ist wertlos, wenn er sich nicht wirtschaftlich und zuverlässig fertigen lässt. DFM muss früh berücksichtigt werden. HILPCB Engineers betonen frühe Einbindung, um Manufacturability Traps zu vermeiden.
Wichtige DFM-Punkte:
- Line width/spacing control: 112G Designs erfordern oft 3/3mil (~75/75μm) oder feiner – mit hohen Anforderungen an Imaging und Etching.
- Drilling accuracy: Hohe Layer Counts und hohe Aspect Ratio PCBs brauchen sehr hohe Alignment Accuracy in Mechanical und Laser Drilling.
- Backdrill depth control: Backdrill Depth Tolerance beeinflusst Stub Length direkt und erfordert Advanced Z-Axis-Control Equipment.
- Stackup symmetry: Um Lamination Warpage zu reduzieren, den Stackup so symmetrisch wie möglich halten.
- Surface finish: Bei 28GHz performt ENEPIG oft besser als ENIG – wegen Flatness, Corrosion Resistance und Skin-Effect-Verhalten.
Gerade in frühen Phasen – insbesondere bei 112G SerDes routing quick turn – hilft enge Zusammenarbeit mit einem Advanced Manufacturer plus DFM Review, teure späte Redesigns zu vermeiden und Time to Market zu beschleunigen.
HILPCB High-Speed-PCB-Manufacturing: Capability Overview
| Process parameter | Capability |
|---|---|
| Max layer count | 64 layers |
| Min line width/spacing | 2.5 / 2.5 mil |
| Max Aspect Ratio | 20:1 |
| Backdrill depth tolerance | +/- 2 mil (50μm) |
| Impedance control tolerance | ±5% |
Wie stellt man Long-Term Reliability für 112G SerDes routing sicher?
112G SerDes routing reliability bedeutet nicht nur elektrische Targets zu treffen, sondern stabil über die gesamte Product Life zu laufen. Zentrale Punkte:
- Thermal management: 112G SerDes Devices und Optical Modules dissipieren signifikante Leistung; der Stackup muss effektive Heat Paths bereitstellen. Thermal Reference Planes, Materialien mit besserer Wärmeleitfähigkeit und strategisch platzierte Thermal Vias helfen, Device Temperature zu kontrollieren und Performance Drop oder Damage zu vermeiden.
- Power Integrity (PI): Ein low-impedance, stabiler PDN ist fundamental. Richtige Decoupling Placement, breite Power Planes und Low-Inductance Via Design unterdrücken Supply Noise und liefern „clean power“ für SerDes.
- CAF resistance: In High-Density PCBs mit hohen Electric-Field Gradients ist CAF ein potenzieller Failure Mode. High-CAF-Resistance Materials und optimierte Drilling/Plating Processes sind essenziell.
- Consistency testing: Für Volume Production strikte Test-Flows aufbauen – Characteristic Impedance per TDR samplen und S-Parameters per VNA messen, um Lot-to-Lot Consistency sicherzustellen.
Wie unterstützt HILPCB Low-Volume und Quick-Turn Prototypes?
Wir verstehen, dass schnelle Iteration und Prototype Validation für cutting-edge 112G SerDes Entwicklung kritisch sind. Viele Projekte starten mit 112G SerDes routing low volume. HILPCB hat ein flexibles Produktionssystem aufgebaut – von wenigen Prototypes bis hin zu Full-Scale Volume. Wie diese Builds auf die NPI-EVT/DVT/PVT-Stages für High-Speed-Boards gemappt werden, wird separat behandelt.
Für 112G SerDes routing quick turn bieten wir:
- Expert DFM support: Kostenlose Stackup Recommendations und DFM Analysis vor der Bestellung, um Performance und Manufacturability auszubalancieren.
- Strong material inventory: Lagerbestand an mainstream low-loss 112G SerDes routing Laminates (Isola, Rogers, Panasonic Megtron Series usw.), um Procurement Lead Time zu vermeiden.
- Dedicated prototype line: Eine Rapid-Turn Line, um High-Quality High-Speed-PCBs in kürzester Zeit zu liefern.
- One-stop service: Neben PCB fabrication unterstützen wir Component Sourcing und PCBA. Unsere turnkey assembly kann die Supply Chain managen, damit du dich auf R&D konzentrieren kannst.
Ob 112G SerDes routing low volume Validation Boards oder anspruchsvolle Volume Orders: HILPCB hat Capability und Experience, um ein verlässlicher Partner zu sein.
Haeufige Fragen
Warum ist das Channel Budget bei 112G SerDes so kompromisslos?
Weil 112G-PAM4 deutlich weniger Noise Margin als fruehere Generationen bietet. Verluste aus Package, Leiterbahnen, Vias, Connectors und optionalen Kabeln summieren sich schnell, sodass schon ein einzelner schlechter Uebergang zu viel Budget verbrauchen kann.
Warum sind Low-Loss-Materialien fuer einen 112G-Routing-Stackup zwingend?
Bei Nyquist-Frequenzen um 28 GHz verursacht klassisches FR-4 zu hohe Dielectric Losses. Nur Low-Loss-Laminates mit stabilem Dk, niedrigem Df und glatterem Kupfer halten Insertion Loss und Dispersion in einem Bereich, den der SerDes noch ausgleichen kann.
Warum sind Vias und Connector Launches bei 112G so entscheidend?
Sie sind die wichtigsten 3D-Discontinuities im Kanal und koennen zusaetzliche Reflection, Resonance und Loss erzeugen. Back-Drilling, Anti-Pad-Tuning und sauber gefuehrte Return Paths sind oft noetig, um brauchbare Transitions zu erhalten.
Wie wirkt sich Manufacturability auf die langfristige 112G-Link-Reliability aus?
Wenn Line Width, Drilling, Backdrill Depth, Stackup Symmetry und Impedance Control nicht stabil gehalten werden, driftet das elektrische Verhalten von Los zu Los. Zuverlaessige 112G-Performance braucht deshalb gute Design-Physik und reproduzierbare Fertigung.
Conclusion
Ein robuster und zuverlässiger 112G SerDes routing stackup ist komplexes Systems Engineering und erfordert feine Trade-offs über SI, PI, thermal management und manufacturing hinweg. Von strikter Channel Budget Analysis über sorgfältig ausgewählte Low-Loss-Materialien bis hin zu Mikron-Optimierung von Vias und Connector Transitions – jedes Detail zählt.
Mit der Entwicklung Richtung 224G und darüber hinaus werden diese Prinzipien und Herausforderungen nur intensiver. Einen Partner wie HILPCB zu wählen – der sowohl Design Physics als auch Top-Tier Manufacturing versteht – kann ein entscheidender Vorteil sein. Wir sind nicht nur Hersteller, sondern auch Begleiter technischer Innovation und machen aus anspruchsvollen Blueprints leistungsfähige physische Produkte. Wenn du dein nächstes High-Speed-Programm startest und eine zuverlässige 112G SerDes routing stackup Lösung brauchst, kontaktiere unsere technischen Experten.