HDI-Leiterplattenfertigung | Microvias, VIPPO und Fine-Pitch-BGA-Fanout
HDI-Leiterplattenfertigung für Designs, die sich mit Standard-Multilayer-PCBs nicht sauber routen lassen. Geeignet für Fine-Pitch-BGAs, Blind- und Buried Vias, gestapelte oder versetzte Microvias, VIPPO und Any-Layer-Aufbauten. Vor dem Angebot prüfen wir Stackup, Material, Via-Struktur, Impedanz und Teststrategie.
Geeignet fuer Leiterplattendesigns, deren Haupttreiber die Dichte ist
HDI ist richtig, wenn Mikrovias und Fine-Pitch-Fanout den Aufbau bestimmenHDI ist die passende Produktfamilie, wenn ein Standard-Mehrlagenaufbau mit durchkontaktierten Bohrungen Bauteil-Fanout, Routingdichte oder Gehaeuseraster nicht ohne vermeidbare Groesse und Lagenzahl bewaeltigt. Typische Ausloeser sind Fine-Pitch-BGA-Fanout, Via-in-Pad, blinde oder vergrabene Vias, gestapelte oder versetzte Mikrovias sowie dichte Handheld-, Modul-, Medizin-, Automotive- oder High-Speed-Digitallayouts.
Diese Seite ist kein allgemeiner Angebotsweg fuer Mehrlagenleiterplatten. Benötigt die Leiterplatte nur mehr Kupferebenen oder normale durchkontaktierte Bohrungen, beginnen Sie mit Mehrlagenleiterplatten. Sind Kanalverlust oder kontrollierte High-Speed-Materialien das Hauptproblem, pruefen Sie High-Speed-PCBs. Bei Dichte auf Gehaeusesubstrat-Ebene vergleichen Sie mit IC-Substrat-PCBs.
Fuer ein Angebot senden: Gerber- oder ODB++-Daten, Bohrdaten, Ziel-Lagenaufbau, BGA-Raster und Package-Map, Impedanzanforderungen, bevorzugte Mikrovia-Struktur, Materialhinweise, Menge und Zuverlaessigkeitsklasse. Damit laesst sich vor der Preisbildung klaeren, ob der Auftrag HDI, eine anspruchsvolle Mehrlagenleiterplatte oder eine andere Produktfamilie ist.
- Geeignet fuer Fine-Pitch-BGA-Fanout, VIPPO, Blind-/Buried-Vias und Mikrovia-Aufbauten
- Moegliche Aufbauten: 1+N+1, 2+N+2, gestapelt, versetzt und Any-Layer nach Pruefung
- Bewertung von Mikrovia-Entscheidungen nach Seitenverhaeltnis, Fuellverfahren, Registrierung und Zuverlaessigkeitsrisiko
- Materialauswahl passend zu Dichte-, Impedanz- und Verlustanforderungen
- Klare Abgrenzung zu Standard-Mehrlagen-, High-Speed-PCB- und IC-Substrat-Auftraegen
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Pruefung des Build-up vor der Freigabe
Via-Struktur, Registrierung, Material und Prueftore festlegen, bevor aus dem Angebot ein Aufbau wirdDas Risiko bei HDI wird vom Build-up-Plan bestimmt. Vor der Freigabe pruefen wir Laservia-Durchmesser, Capture-Pad-Strategie, Via-Fuellung, Planarisierung, Anzahl sequenzieller Laminierungen, Kupferbalance und Registrierung. Ziel ist eine herstellbare Struktur statt uebermaessig gestapelter Mikrovias oder eines IC-Substrat-Problems, das in einen PCB-Prozess gedrueckt wird.
Die Pruefplanung kann AOI, Röntgen-Ausrichtungspruefungen, Mikroschliff, Impedanzvalidierung und elektrische Pruefung umfassen. Bei Programmen, die spaeter in die Leiterplattenbestueckung uebergehen, verbinden Sie die Lagenaufbaupruefung frueh mit schlüsselfertige Bestückung oder Grossserienbestueckung, damit Package-, Pruef- und Beschraenkungen in der Beschaffung nicht erst nach der PCB-Freigabe auftreten.
- Pruefung gestapelter gegen versetzte Mikrovias
- Planung von VIPPO und Kupferfuellung, wenn das Package-Fanout dies erfordert
- Risikopruefungen fuer Registrierung, Laminierung und Planarisierung
- Pruefung von Impedanz und verlustarmen Materialien bei Bedarf
- Planung von AOI, Röntgen, Mikroschliff und elektrischer Pruefung nach Programmrisiko
HDI PCB Fähigkeits- und Leistungsmatrix
Fähigkeiten für dichtegetriebene Microvia- und Fine-Pitch-BGA-Aufbauten
| Parameter | Standardfähigkeit | Erweiterte Fähigkeit | Standard |
|---|---|---|---|
Lagenzahl | 4–30 Lagen (vier bis dreißig) | Bis zu 60+ Lagen (bis zu sechzig plus, Any-Layer) | IPC-2226 |
Basismaterialien | High-Tg FR-4, Low-Dk/Df-Materialien | Megtron 6/7, Isola I-Speed, Rogers RO4000 | IPC-4101 |
Leiterplattendicke | 0,4–3,2 mm (null komma vier bis drei komma zwei) | 0,2–6,0 mm (null komma zwei bis sechs komma null) | IPC-A-600 |
Min. Leiterbahn/Abstand | 75/75 μm (3/3 mil; fünfundsiebzig mal fünfundsiebzig Mikrometer) | 50/50 μm (2/2 mil; fünfzig mal fünfzig Mikrometer) | IPC-2221 |
Min. Bohrdurchmesser (Laser) | 0,10 mm (4 mil; null komma eins null Millimeter) | 0,05 mm (2 mil; null komma null fünf Millimeter) | IPC-2226 |
Via-Technologie | Blind-/Buried-Vias, Microvias (1+N+1, 2+N+2) | Gestapelt/Gestaffelt, VIPPO, Any-Layer | IPC-6012 |
Seitenverhältnis (Microvia) | 0,8:1 (null komma acht zu eins) | 1:1 (eins zu eins) | IPC-2226 |
Max. Panelgröße | 500 × 400 mm (fünfhundert mal vierhundert Millimeter) | 600 × 500 mm (sechshundert mal fünfhundert Millimeter) | Fertigungsfähigkeit |
Impedanzkontrolle | ±10% (plus/minus zehn Prozent) | ±5% (plus/minus fünf Prozent) mit TDR | IPC-2141 |
Oberflächenveredelung | HASL, ENIG, OSP, Immersionsilber | ENEPIG, Weich-/Hartgold, Selektives OSP | IPC-4552/4556 |
Qualitätsprüfung | E-Test, AOI, Röntgen | 4-Draht-Kelvin, Querschnitt, IST, HAST | IPC-9252 |
Certifications | ISO 9001, UL, RoHS | IATF 16949, ISO 13485, AS9100, MIL-PRF-31032 | Industriestandards |
Lieferzeit | 7–15 Tage (sieben bis fünfzehn Tage) | 24-Stunden (vierundzwanzig-Stunden) Prototyp-Schnellfertigung | Produktionsplan |
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Kurzcheck: Wann HDI die richtige Seite ist
HDI wählen, wenn Dichte, Package-Fanout oder Microvia-Struktur das Design schwierig machen.
- Passend: Microvia/VIPPO, Fine-Pitch-Fanout, Blind/Buried Vias, Stackup-Review
- Nicht ideal: wenn das Projekt noch reine Prototypenarbeit ist, nur eine Materialentscheidung betrifft oder besser in einen angrenzenden Prozess fällt
- Angebotsdaten: BOM, Gerber/ODB++, Pick-and-Place oder Bohrdaten, Zeichnungen, Testanforderungen, Zielmenge, Verpackung und Qualitätsstandard
- Verwandte Seiten: multilayer-pcb, high-speed-pcb, ic-substrate-pcb
Produktpfad richtig wählen
- HDI PCB: wählen, wenn dieser Prozess der Haupttreiber des Projekts ist.
- multilayer-pcb: wählen, wenn dieser angrenzende Umfang besser zum Build passt.
- high-speed-pcb: wählen, wenn Beschaffung, Volumen oder Prozessverantwortung dorthin zeigen.
- ic-substrate-pcb: wählen, wenn Montage- oder Systemumfang nach der PCBA erweitert wird.
Stack-Up-Architektur & Materialsystemintegration
Der Übergang von 1+N+1 zu 2+N+2 erfolgt typischerweise, wenn 0,8 mm (null Komma acht Millimeter) Pitch-BGAs mehr als 400–600 Pins aufweisen. Wir modellieren Via-Stub-Resonanz bei etwa 0,25λ (ein Viertel Wellenlänge) nahe 10 GHz (zehn Gigahertz) und verlegen kritische Netze auf blinde/rückgebohrte Pfade. Niederlustige Übergänge (Df 0,009–0,012) sind gerechtfertigt, sobald das Einfügedämpfungsbudget unter ~0,8–1,0 dB/in (ungefähr null Komma acht bis eins Komma null Dezibel pro Zoll) fällt. Siehe HDI-Herstellung und Blind-Via-Optimierung.
Die Zuverlässigkeit gestapelter Mikrovias hängt von gleichmäßigem Kupfer durch sequentielle Beschichtung ab. Wir streben ≥18–20 μm (größer oder gleich achtzehn bis zwanzig Mikrometer) im Barrel an, verifiziert durch Querschnitt. Gestaffelte Stapel verbessern die Thermozykluslebensdauer um 20–30% (zwanzig bis dreißig Prozent), benötigen jedoch mehr Fläche. VIPPO-Füllung CTE wird abgestimmt (≈45–55 ppm/°C — ungefähr fünfundvierzig bis fünfundfünfzig Teile pro Million pro Grad Celsius), um Lötverbindungsstress zu begrenzen; Kupferfüllung wird gewählt, wenn die Wärmeableitung pro Via ~2 W (etwa zwei Watt) übersteigt.
Aufbaufolgenoptimierung & Prozessfenster
Die Kernvorbereitung zielt auf Schrumpfung <0,05% (weniger als null Komma null fünf Prozent). Jeder SBU-Zyklus: Laminierung 175–190 °C (einhundertfünfundsiebzig bis einhundertneunzig Grad Celsius), Laser-Via-Bildung mit 70–80° (siebzig bis achtzig Grad) Seitenwänden, dann stromlose + elektrolytische Kupferabscheidung. Desmear verwendet Permanganat, abgestimmt auf minimale dielektrische Rezession bei vollständiger Entfernung von Schmutz. Der Prozess-Cpk für Ringfläche und Via-Abstand wird ≥1,33 (größer oder gleich eins Komma drei drei) gehalten. Puls-Umkehr-Plattierung erreicht eine Wurfkraft >80% (größer als achtzig Prozent). Details in unserem HDI-Leitfaden.
Die QA nach der Laminierung umfasst AOI bis zu 10 μm (zehn Mikrometer), Röntgentomographie für Mikrovia-Halsverengung und elektrische Tests (fliegende Sonde/Fixture). 4-Draht-Kelvin verifiziert den Widerstand auf ±1 mΩ (plus/minus ein Milliohm) für die Erkennung marginaler Verbindungen.
Hochgeschwindigkeitsleistung durch kontrollierte Impedanz
Reduzierte Via-Stubs und enge Ebenenkopplung verbessern die Rückflussdämpfung. Für >10 Gbps (größer als zehn Gigabit pro Sekunde) differenzielle Paare verwenden wir blinde/rückgebohrte Architekturen, um resonante Stubs zu eliminieren. Die Materialauswahl wechselt zu ultra-niederlustig (Df 0,005–0,007), wenn das dB/in-GHz-Produkt Grenzen erreicht. Unser Impedanzmodellierung verwendet 3D-EM für Via-Arrays und Übergänge, erreicht ±5% (plus/minus fünf Prozent) Produktionstoleranz mit Coupon-Korrelation. Niederprofil-Kupfer (Rz <2 μm — weniger als zwei Mikrometer) reduziert den Leiterverlust um 15–20% (fünfzehn bis zwanzig Prozent). Dünne Aufbau-Dielektrika (50–75 μm) ermöglichen PDN-Schleifeninduktivität unter 100 pH (einhundert Pikohenry).
Zuverlässigkeitsvalidierung: Thermisch, Feuchtigkeit und IST
Thermische Zyklen von −40 °C bis +125 °C (minus vierzig bis plus einhundertfünfundzwanzig) mit 15-minütigen Haltezeiten zielen auf ≥1000 (größer oder gleich eintausend) Zyklen ohne >10% (größer als zehn Prozent) Widerstandsänderung ab. IST induziert Joulesche Erwärmung, um beginnende Ausfälle zu erkennen (>500 Zyklen typisch bei 150 °C — einhundertfünfzig Grad Celsius). HAST 130 °C/85% RH (einhundertdreißig Grad Celsius/fünfundachtzig Prozent relative Luftfeuchtigkeit) für 96 h (sechsundneunzig Stunden) validiert die Feuchtigkeitsbeständigkeit.
SEM-Querschnitte überprüfen Kupferkörner, Haftung und Hohlräume; IPC-A-600 Klasse 3 Akzeptanz umfasst ≥5 μm (größer oder gleich fünf Mikrometer) Umhüllungsbeschichtung und keine Kniebrüche. Ionische Reinheit ≤1,56 μg/cm² NaCl-Äquivalent (kleiner oder gleich eins Komma fünf sechs Mikrogramm pro Quadratzentimeter). CAF-Tests bei 65 °C/88% RH (fünfundsechzig Grad Celsius/achtundachtzig Prozent relative Luftfeuchtigkeit) mit 100 VDC (einhundert Volt Gleichstrom) für ≥500 h (größer oder gleich fünfhundert Stunden).
Anwendungsspezifische HDI-Strategien
Automobil ADAS: 2+N+2 mit selektiven verlustarmen RF-Schichten, Einfügedämpfung <0,3 dB/in (kleiner als null Komma drei Dezibel pro Zoll) bei 77 GHz (siebenundsiebzig Gigahertz), kupfergefüllte Wärmedurchgangslöcher mit θJB <2 °C/W (kleiner als zwei Grad Celsius pro Watt).
Medizin: Any-Layer-Miniaturisierung mit ISO 13485-Dokumentation.
Datacom/5G: 25–56 Gbps (fünfundzwanzig bis sechsundfünfzig Gigabit pro Sekunde) SERDES; siehe 5G PCB-Technologie.
Verbraucher: Selektives HDI nur bei Dichteanforderungen, Kostensenkung um 15–25% (fünfzehn bis fünfundzwanzig Prozent).
Technische Absicherung & Zertifizierungen
Erfahrung: Produktionserprobte 1+N+1 bis Any-Layer-Programme mit zonengesteuerter Laminierung und LDI-Registrierung.
Expertise: TDR/VNA für Via-Übergangsmodelle; SPC bei Beschichtung und Bohrungsregistrierung; Cpk-Ziele ≥1,33 (größer oder gleich eins Komma drei drei).
Autorität: IPC Klasse 3, IATF 16949, ISO 13485, AS9100; Audits und Dokumentation werden durchgängig unterstützt.
Vertrauenswürdigkeit: MES verfolgt Loscodes und Serialisierung bis zu Inline-Testdaten; IST/HAST-Berichte für die Qualifikation verfügbar.
- Prozesskontrollen: Beschichtungsdicke, Laminierungsdruck/Temperatur, Laserenergie
- Rückverfolgbarkeit: Einheitenserialisierung, Komponentenlosverfolgung, digitaler Begleitschein
- Validierung: IST, HAST, Mikroschnittprüfungen, Impedanzcoupons
Häufig gestellte Fragen
Wie wähle ich zwischen 1+N+1- und 2+N+2-HDI?
Was begrenzt die Zuverlässigkeit gestapelter Microvias und wie lässt sie sich verbessern?
Wann sollte ich auf verlustarme oder extrem verlustarme Materialien wechseln?
Welche Faktoren beeinflussen den Preis von HDI am stärksten?
Können Sie die Impedanz bei HDI mit engen Toleranzen validieren?
Welche Dateien werden für ein HDI-Angebot benötigt?
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