Boundary Scan JTAG ist ein strukturelles Prüfverfahren, mit dem sich unterstützte Bauteilanschlüsse über einen IEEE-1149.1-Testzugang steuern und auswerten lassen, ohne jedes Signalnetz physisch mit Prüfspitzen kontaktieren zu müssen. Bei hochverdichteten 5G- und zukünftigen 6G-Kommunikationsplatinen können damit schwer zugängliche digitale Verbindungsfehler erkannt werden. Die tatsächliche Prüfabdeckung hängt jedoch immer von den eingesetzten Halbleitern, den BSDL-Daten, der Leiterplattenarchitektur, den Betriebszuständen und dem entwickelten Testprogramm ab.
Wichtigste Erkenntnisse
- IEEE 1149.1 verwendet TCK, TMS, TDI und TDO; TRST ist optional.
- Die Prüfabdeckung ergibt sich aus einer konkreten Baugruppe, dem BSDL-Datensatz, dem Fehlerbildmodell und dem Testprogramm – nicht allein aus einem vorhandenen JTAG-Stecker.
- IEEE 1149.6 kann unterstützte AC-gekoppelte bzw. differentielle Verbindungsstrukturen prüfen, ersetzt jedoch keine Messung von Augenöffnung, BER, Verlusten oder HF-Eigenschaften.
- JTAG kann bestimmte Unterbrechungen oder Kurzschlüsse unter einem BGA erkennen, jedoch keine Lunker, Hohlräume oder sämtliche Lötfehler bewerten.
- Ein erfolgreiches Programmieren bestätigt nicht automatisch Bootfähigkeit, Schnittstellentraining, Taktqualität oder Funkleistung.
Inhaltsverzeichnis
- Was Boundary Scan nachweisen kann
- Prüfabdeckung anhand Steuerbarkeit und Beobachtbarkeit bewerten
- Eine produktionsfähige JTAG-Kette entwickeln
- Eine sichere Inbetriebnahme in Stufen durchführen
- IEEE 1149.6 klar von der HF-Validierung trennen
- JTAG mit geeigneten Prüfmethoden kombinieren
- Programmierung, Sicherheit und Rückverfolgbarkeit kontrollieren
- Typische Fehlerbilder und erste Nachweise
- RFQ-Checkliste für Boundary Scan JTAG
- Referenznormen und Verantwortungsgrenzen
- Wie HILPCB das Testpaket unterstützen kann
- Häufig gestellte Fragen
Was Boundary Scan nachweisen kann
Ein Baustein nach IEEE 1149.1 enthält einen TAP-Controller, Befehls- und Datenregister sowie Boundary-Zellen an unterstützten Pins. Mit EXTEST lassen sich diese Pins ansteuern und auslesen; BYPASS verkürzt die Testkette über nicht aktive Komponenten. IDCODE ermöglicht die Identifikation des Siliziums, ist jedoch nicht in jeder 1149.1-Implementierung zwingend vorhanden.
Die grundlegenden TAP-Signale sind TCK, TMS, TDI und TDO. Ein optionales TRST setzt den Controller zurück. Zusätzlich können Compliance-Pins, Reset-Verbindungen, mehrfach belegte Debug-Schnittstellen oder Boot-Modi erforderlich sein und müssen im Produktionsprüfplatz exakt nachgebildet werden.
BSDL beschreibt Pin-Zuordnung, TAP-Anschlüsse, Befehlslänge, Registerzugriffe, Boundary-Zellen, Compliance-Muster und deklarierte 1149.6-Funktionen. Die Datei muss exakt zum Bauteil, Gehäuse und Versionsstand passen. Eine falsche BSDL-Datei kann zu Fehldiagnosen oder unsicheren Ansteuerungen führen.
Prüfabdeckung anhand Steuerbarkeit und Beobachtbarkeit bewerten
Die entscheidende Frage lautet nicht nur, ob eine Leiterplatte über JTAG verfügt. Entscheidend ist, welche Netze in welchem Spannungs- und Reset-Zustand mit welchem Modell angesteuert und beobachtet werden können.
| Schaltungsobjekt | Voraussetzung für Abdeckung | Was JTAG nachweisen kann | Was nicht nachgewiesen wird |
|---|---|---|---|
| Digitales Netz mit zwei Endpunkten | Kompatible Boundary-Zellen, sicheres EXTEST, korrekte BSDL/Netzliste | Erkennbare Unterbrechungen, Brücken, Kurzschlüsse, feste Fehlerzustände | Timing, Jitter, Störabstand, sporadische Fehler unter Belastung |
| Digitales Netz mit einem Endpunkt | Prüfadapter-I/O am entfernten Ende oder beobachtbares Clusterverhalten | Teilweise Konnektivität und Logikreaktionen | Vollständige Unterbrechungserkennung ohne zweiten Bezugspunkt |
| Speicher/Logik ohne JTAG-Unterstützung | Zugängliche Busse, Takte, Resets und Antwortsignale | Ausgewählte Lese-, Schreib- und Verbindungsfunktionen | Interne Knoten, vollständige Funktion, Nenngeschwindigkeit |
| BGA/LGA-Lötstelle | Relevanter Ball mit nutzbarer Zelle und beobachtbarem Netz | Elektrisches Unterbrechungs- oder Brückensymptom | Hohlräume, Head-in-Pillow, mechanische Festigkeit, nicht abgedeckte Balls |
| AC-gekoppelte differentielle Verbindung | 1149.6-Unterstützung an erforderlichen Endpunkten und gültiges Modell | Unterstützte strukturelle Unterbrechungs- und Kurzschlussbedingungen | Augenöffnung, BER, Verlust, Laufzeitabweichung, Rückflussdämpfung |
| HF-Signalpfad | Normalerweise nur Steuer- und Statusleitungen zugänglich | Steuerverbindungen und definierte Zustände | Verstärkung, Rauschen, Phase, Oberwellen, S-Parameter |
| Stromversorgung | Sichere Zustände sowie zugängliche Enable-/Statussignale | Bestimmte Enable-, Reset- und Power-Good-Logik | Impedanz, Restwelligkeit, Stabilität, Einschwingverhalten |
| Programmierbares Ziel | Unterstützter Algorithmus, zugängliche Signale, erlaubter Sicherheitszustand | Programmieren, Prüfen, Löschen und Lesen gemäß Unterstützung | Bootvorgang, Anwendung, Systemsicherheit |
Ein belastbarer Prüfbericht nennt die freigegebenen Design- und Modelldaten, zählt abgedeckte Pins oder Netze nach Fehlerklassen und dokumentiert Ausschlüsse. Eine Prozentzahl ohne Bezugsgröße und Fehlerdefinition ist kein belastbarer Nachweis.
Paket zur Qualifizierung der Prüfabdeckung erstellen
Die Abdeckung verändert sich, sobald sich Siliziumversion, Bestückungsoption, BSDL, Netzliste oder Testalgorithmus ändern. Diese Identitäten müssen gemeinsam verwaltet werden, statt nur die ausführbare Testdatei als vollständiges Prüfmittel zu betrachten.
| Qualifizierungselement | Kontrollierter Mindestinhalt | Bedeutung |
|---|---|---|
| Leiterplattenidentität | PCB- und PCBA-Artikelnummer, Revision, BOM-Option, Netzlisten-Hash | Verhindert Prüfungen mit falscher Verdrahtung oder Bestückung |
| Bauteilidentität | Herstellerteil, Gehäuse, Siliziumrevision, erwarteter IDCODE sofern vorhanden | Verknüpft Baugruppe und Boundary-Architektur |
| BSDL-Satz | Herstellerquelle, Datei/Version/Datum, Syntaxstatus, Hash, freigegebene Abweichungen | Macht Modelländerungen nachvollziehbar |
| Kettenmodell | Steckerbelegung, TDI-zu-TDO-Reihenfolge, IR-Längen, BYPASS optionaler Komponenten | Definiert die erwartete Prüfkette |
| Betriebszustand | Versorgungseinschaltfolge, TAP-Spannung, Reset-/Boot-/Compliance-Muster, Takte, Watchdog-Behandlung | Stellt aussagekräftige Ergebnisse sicher |
| Sicherheitsdatei für Ansteuerung | Konfliktausschlüsse, geschützte Ausgänge, stromlose Bereiche, maximale Prüffrequenz | Verhindert Schäden und Fehlprüfungen |
| Abdeckungserklärung | Fehlerklassen, abgedeckte und ausgeschlossene Netze/Pins, Clusterannahmen, 1149.6-Endpunkte | Beschreibt exakt die Aussage eines PASS-Ergebnisses |
| Produktionsnachweis | Controller/Adapter/Prüfvorrichtung, Software- und Testversionen, Grenzwerte, Ergebnisformat | Ermöglicht Wiederholung, Analyse und Audit |
Bei Änderungen an kontrollierten Identitäten müssen betroffene Prüfanteile erneut qualifiziert werden. Ein Ersatzbauteil kann funktional gleichwertig sein und dennoch andere Boundary-Zellen, Befehle, Compliance-Muster oder sichere Zustände besitzen.
Eine produktionsfähige JTAG-Kette entwickeln
Das DFT-Konzept für JTAG muss vor der Layoutfreigabe abgeschlossen sein. Ein später hinzugefügter Steckverbinder kann fehlende Unterstützung, unsichere Zustände, Spannungsbereichsfehler oder unterbrochene optionale Kettenpfade nicht beheben.
Verwenden Sie diese Design-Checkliste:
- Bauteile erfassen. Dokumentieren Sie exakte Teilenummer, Gehäuse, Revision, unterstützte Befehle, IR-Länge, IDCODE und Hersteller-BSDL.
- BSDL prüfen. Kontrollieren Sie Syntax, Semantik und Schaltplananschlüsse. Freigeben müssen Dateiname, Version, Datum und Hash.
- Kettenreihenfolge definieren. Dokumentieren Sie Stecker, jedes Bauteil und den finalen TDO-Punkt.
- BYPASS-Optionen planen. Fehlende Bauteile oder Erweiterungskarten dürfen die Kette nicht unterbrechen.
- Spannungsbereiche verwalten. Prüfen Sie Controller-Spannung, Pegel, Übersetzung, Einschaltfolge und Rückspeisungsrisiken.
- Betriebsmodi kontrollieren. Erfassen Sie Compliance-Muster, Boot-Straps, Resets, Watchdogs, FPGA-Zustände und Taktabhängigkeiten.
- TAP-Integrität sicherstellen. Sorgen Sie für Rückstrompfade, geringe Stubs, kontrollierte Topologie, geeignete Terminierung und getrennte Führung von TDO und TCK.
- EXTEST begrenzen. Maskieren Sie Ausgänge, die Konflikte erzeugen, HF-Stufen aktivieren, Takte verändern oder Sequenzen verletzen könnten.
- Zugänglichkeit erhalten. Prüfen Sie Gehäuse, Kühlkörper, Beschichtung, Nutzenaufbau, Abstand und Kabelbelastung.
Ein universeller Steckverbinder ist keine sichere Annahme. Produktionsschnittstellen können 10-, 14- oder 20-polige Anschlüsse, Kontaktflächen, Kantenkontakte oder spezielle Prüfvorrichtungen verwenden. Entscheidend sind Signalbelegung und Referenzspannung, nicht allein die Anzahl der Pins.
Ein optionales Bauteil darf nicht nur durch eine Schaltplan-Notiz berücksichtigt werden. BOM-Option, Bestückung, Verbindungselemente, Board-Erkennung und erwartete JTAG-Kette müssen zusammenpassen. Die Produktionssoftware sollte die erkannte Kette mit der gewählten Baugruppenvariante vergleichen, bevor EXTEST oder Programmieraktionen ausgeführt werden.
Eine sichere Inbetriebnahme in Stufen durchführen
Die Komplexität sollte erst erhöht werden, wenn die vorherige Prüfstufe erfolgreich abgeschlossen wurde. So können Firmware- oder HF-Probleme keine Montage-, Stromversorgungs- oder Kettenfehler verdecken.
| Stufe | Aktivität | Freigabenachweis |
|---|---|---|
| 0. Vor dem Einschalten | SPI/AOI, ausgewählte Röntgenprüfung, Orientierung sowie Widerstands-/Kurzschlussprüfungen | Prüfbericht und Vorversorgungswerte |
| 1. Kontrollierte Versorgung | Strombegrenzte Versorgung, Sequenz, Stromaufnahme, Takte/Resets, Temperaturprüfung | Grenzwerte, Protokolle und sichere Zustände |
| 2. TAP-Zugriff | Spannung/Masse prüfen, TAP zurücksetzen, Kette und IDCODE sofern vorhanden lesen | Erkannte Reihenfolge und IR-Vergleich |
| 3. Kettenintegrität | BYPASS sowie Befehls-/Datenpfade prüfen und TDO-TDI-Fehler eingrenzen | Kettendiagnose mit Fehlersegment oder PASS |
| 4. Strukturprüfung | Qualifizierte 1149.1- und bei Unterstützung 1149.6-Muster ausführen | Fehlerklassenbericht und Netzdaten |
| 5. Cluster/Speicher | Zugängliche Nicht-JTAG-Komponenten und Busse testen | Ergebnis mit dokumentierten Einschränkungen |
| 6. Programmierung | Unterstützte Ziele programmieren und verifizieren | Image/Prüfsumme, Werkzeugversion, Sicherheitsstatus |
| 7. Funktion/HF | Boot, Link-Training sowie BERT-, Oszilloskop-, VNA-, HF-, Temperatur- und Systemtests | Kontrollierte Leistungsdaten |
Sofern die Architektur nichts anderes verlangt, sollte die Programmierung erst nach elektrischen Prüfungen und Kettenvalidierung erfolgen. JTAG ist kein Ersatz für die erste Untersuchung der Stromversorgungsqualität.
IEEE 1149.6 klar von der HF-Validierung trennen
IEEE 1149.6 prüft unterstützte moderne digitale Netzwerke einschließlich AC-gekoppelter und differentieller Verbindungen. Dafür sind kompatible Endpunktzellen und passende BSDL-Deklarationen notwendig. Ein gewöhnlicher JTAG-Anschluss erzeugt keine automatische Abdeckung.
Ein erfolgreiches 1149.6-Ergebnis bestätigt eine strukturelle Reaktion, jedoch keine Hochgeschwindigkeitsreserve. Für schnelle Datenverbindungen sind weiterhin Protokolltests sowie BERT-, Oszilloskop-, TDR- oder VNA-Messungen gemäß Abnahmeplan erforderlich. Wie sich JTAG in das Routing von 112G-SerDes und das Via-Design einfügt, beschreibt unser Beitrag zum Boundary Scan auf High-Speed-Leiterplatten.
Im HF-Bereich kann JTAG Steuerleitungen, Resets, Freigaben und Statussignale prüfen. Filter, Antennenpfade, Verstärker, Phasenrauschen oder Millimeterwellen-Übergänge können damit nicht zertifiziert werden.
JTAG mit geeigneten Prüfmethoden kombinieren
| Methode | Wichtigster Beitrag | Wesentliche Grenzen |
|---|---|---|
| SPI/AOI | Lotpaste, Bestückung, sichtbare Lötfehler | Verdeckte Verbindungen und elektrisches Verhalten |
| Röntgen/CT | Verdeckte Lötstellen, Brücken, Ball- und Void-Verteilung | Viele elektrische oder sporadische Fehler |
| Boundary Scan | Abgedeckte digitale Netze, BGA-Pins, Cluster, Programmierung | Nicht zugängliche Netze, HF/Analog, Verhalten bei Nenngeschwindigkeit |
| Flying Probe | Offene Netze, passive Bauteile, Kurzschlüsse, ausgewählte Versorgungstests | Nicht zugängliche Knoten und Durchsatz |
| ICT | Prüfungen mit Vorrichtungszugriff bei hohen Stückzahlen | Dichte nicht zugängliche Netze und Systemverhalten |
| Funktionstest | Boot, Schnittstellen, Steuerungen, Endfunktionen | Geringere Fehlerlokalisierung |
| BERT/Oszilloskop/TDR/VNA/HF | Hochgeschwindigkeitsreserve, Wellenformen, Impedanz, Verlust, Phase, HF | Breite Fertigungsabdeckung |
Nutzen Sie Sichtprüfung für Fertigungsfehler, Strukturtests für Verbindungen, Funktionstests für Verhalten und Messgeräte für Hochgeschwindigkeits- und HF-Grenzen.
Programmierung, Sicherheit und Rückverfolgbarkeit kontrollieren
Bauteillebenszyklus und Sicherheitszustand können TAP-Zugriffe sperren, Auslesen begrenzen, Authentifizierung verlangen oder verschlüsselte Images, Secure Boot, Einmalbits, Schlüssel und Zertifikate steuern. Der Produkteigentümer definiert erlaubte Übergänge und Geheimnisverwaltung.
Für MES- und Rückverfolgbarkeitsdaten sollten Seriennummer, Leiterplattenrevision, Station/Prüfvorrichtung, Controller- und Testversionen, BSDL-Hashes, Bauteil-IDs, Image-Prüfsumme, Grenzwerte, Ergebnisse, Zeitstempel sowie Reparatur- und Wiederholungsstatus spezifiziert werden.
Typische Fehlerbilder und erste Nachweise
| Symptom | Wahrscheinliche Ursachen | Erster sinnvoller Nachweis |
|---|---|---|
| Keine Bauteile erkannt | Pinbelegung, Spannung/Masse, Reset/Modus, stromloser Bereich, offene Kette | Steckersignale, Versorgung, Reset, Durchgang, Reihenfolge |
| Falsche Kette/ID | Bestückungsoption, BSDL/IR-Abweichung, fehlender BYPASS, Bauteilschaden | BOM-Variante, IR-Muster, Kennzeichnung, BSDL-Daten |
| Sporadische Scans | TCK-Integrität, Masse, Frequenz, Skew, Kabel/Adapter | TAP-Signale, Frequenzvariation, Topologie |
| Viele Netze fehlerhaft | Falsche Netzliste/BSDL/Zustand, Versorgung, Konflikte | Revisions-Hashes, Modus, Versorgung, erster Fehlervektor |
| BGA-Netz besteht, aber Röntgenprüfung nicht | Elektrisch verbundene, aber geometrisch unzulässige Lötstelle | Röntgen/CT-Bild und Abnahmekriterien |
| 1149.6 erfolgreich, SerDes fehlerhaft | Verlust, Skew, Jitter, Takt-/Versorgungsrauschen, Firmware, Stecker | Augenbild/BER, S-Parameter, Takte, Training-Protokoll |
| Verifikation erfolgreich, Boot fehlerhaft | Image, Konfiguration, Reset/Takt/Versorgung, Sicherheit, Speicher | Image-Hash, Boot-Log, Sequenz, Lebenszyklus |
RFQ-Checkliste für Boundary Scan JTAG
Design- und Modelldatenpaket
- Schaltplan, BOM, Netzliste, Revisionen, exakte JTAG-Bauteile/Gehäuse/Siliziumstände;
- freigegebene BSDL-Quelle, Version und Hash;
- Kettenreihenfolge, Befehlsregisterlängen, Steckerbelegung und I/O-Spannung;
- Compliance-Muster, Boot-Straps, Resets, Watchdogs, Takte, optionale Bauteile und Spannungsbereiche;
- Ziel der Fehlerklassenabdeckung und Ausschlüsse.
Prüf- und Programmierpaket
- Controller/Software/Lizenz, Adapter/Kabel, Vorrichtung und Stationsanforderungen;
- sichere Einschaltsequenz, Stromgrenzen, Prüffrequenz und Ansteuergrenzen;
- Testprogramm, Modellbibliotheken, Referenzplatine und Versionsverwaltung;
- Programmierziele, Algorithmen, Images/Prüfsummen, Verifikation und erwartete Dauer;
- Funktionstests, BERT-, TDR/VNA-, HF-, Temperatur-, Kalibrier- und Endabnahmen außerhalb von JTAG.
Sicherheit, Daten und Fehlerbehandlung
- Lebenszyklusstatus, Entsperrmethode, Schlüssel/Zertifikate und Rollen;
- Seriennummernquelle sowie Zuordnung von Gerät, Image und Testergebnis;
- Ergebnisformat, Stations-ID, Zeitstempel, Rohdatenbedarf und Aufbewahrungszeit;
- Grenzwerte, Wiederholungs-/Reparaturregeln, Fehleranalyse und Abweichungen;
- Änderungsgründe bei BOM-Ersatz, Siliziumrevision, BSDL, Firmware, Netzliste, Vorrichtung, Controller oder Testsoftware.
Referenznormen und Verantwortungsgrenzen
Geeignete Referenzen können sein:
- IEEE 1149.1, Standard Test Access Port and Boundary-Scan Architecture
- IEEE 1149.6, Boundary-Scan Testing of Advanced Digital Networks
- IEEE 1532, In-System Configuration of Programmable Devices sofern zutreffend
- IPC-2221 und IPC-2222 für Leiterplattendesign-Anforderungen sofern angewendet
- J-STD-001 und IPC-A-610 für Baugruppenqualität sofern angewendet
- IPC-1782 für Fertigungsrückverfolgbarkeit sofern vertraglich ausgewählt
- IPC-2591 CFX für Fabrikinformationsaustausch sofern umgesetzt
Verwenden Sie immer die vom Produkteigentümer festgelegten Revisionen und Abnahmekriterien. Die Designverantwortung umfasst Abdeckungsziele, sichere Zustände, Firmware, Sicherheitsrichtlinien, HF-/Hochgeschwindigkeitsleistung, Systemqualifikation und Freigabeentscheidungen.
Der PCB/PCBA-Lieferant verantwortet ausschließlich die beauftragte Fertigung, Prüfung, Programmierung, Dokumentation und gemeldete Abweichungen. Boundary Scan überträgt keine Produktzertifizierungsverantwortung auf den Fertiger.
Wie HILPCB das Testpaket unterstützen kann
HILPCB unterstützt die Prüfung von Fertigbarkeit und Testzugänglichkeit für komplexe HDI-Leiterplatten, Hochfrequenz-Leiterplatten und SMT-Bestückungen. Die Durchführung von Boundary Scan, lizenzierte Werkzeuge, kundenspezifische Testprogramme, Vorrichtungen, Programmierung, Abdeckungsberichte und Datenexport müssen im Angebot definiert und bestätigt werden.
Senden Sie das kontrollierte Entwicklungsdatenpaket, BSDL-Satz, Kettendefinition, sichere Zustände, Abdeckungsziel, Testablauf, Programmier-/Sicherheitsanforderungen, Ergebnisformat und Nicht-JTAG-Abnahmeplan über die Angebotsseite. HILPCB kann vor der Freigabe Annahmen, Ausschlüsse, benötigte Kundendaten, verfügbaren Prüfumfang und Änderungsgrenzen zurückmelden.
Häufig gestellte Fragen
Verwendet jeder JTAG-Anschluss fünf Signale?
Nein. TCK, TMS, TDI und TDO bilden den Kern des TAP. TRST ist optional. Steckverbinder können zusätzlich Masse, Referenzspannung, Resets oder herstellerspezifische Signale enthalten.
Kann Boundary Scan alle BGA-Lötfehler erkennen?
Nein. Er erkennt elektrische Fehler nur auf abgedeckten Netzen. Hohlräume, mechanische Festigkeit, nicht erfasste Balls und viele intermittierende Fehler benötigen zusätzliche Verfahren wie Röntgenprüfung.
Kann IEEE 1149.6 SerDes- oder HF-Tests ersetzen?
Nein. IEEE 1149.6 ist ein Strukturtest. Augenöffnung, BER, Verlust, Skew, Rückflussdämpfung, Verstärkung, Phase, Rauschen und Funkleistung benötigen funktionale oder messtechnische Validierung.
Kann JTAG Bauteile ohne Boundary-Scan-Unterstützung prüfen?
Manchmal. Angrenzende Scan-Pins können Speicher, Steckverbinder oder Logik-Cluster ansteuern. Die Abdeckung hängt jedoch von zugänglichen Ein- und Ausgängen, Takten, Resets, Bussen und gültigen Modellen ab.
Welche Daten müssen vor Freigabe eines JTAG-Produktionstests eingefroren werden?
Design- und Bauteilrevisionen, BSDL-Hashes, Ketten- und IR-Daten, Spannungs-/Reset-/Safe-Drive-Zustände, Test- und Programmversionen, Sicherheitsstatus, Vorrichtung, Controller, Grenzwerte und Ergebnisformat.
Fazit
Boundary Scan JTAG wird zu einer zuverlässigen 5G/6G-Produktionsfähigkeit, wenn die Prüfabdeckung qualifiziert, die Kette eindeutig diagnostizierbar, die Inbetriebnahme schrittweise aufgebaut und das freigegebene Design mit exakten BSDL-, Sicherheits-, Prüf- und Nachweisdaten dokumentiert ist.