Eine DPU-PCB ist die Hardwareplattform eines programmierbaren Infrastrukturprozessors, der Netzwerk-, Speicher-, Security- oder Managementaufgaben eines Servers beschleunigt beziehungsweise isoliert. Die Leiterplatte verbindet den DPU-SoC mit Hostschnittstelle, Netzwerkports, Speicher, Boot- und Managementfunktionen sowie einem leistungsfähigen Power Delivery Network. Ihre Auslegung richtet sich nach der konkreten DPU, dem Formfaktor und den vollständigen Kanal- und Thermikbudgets – nicht nach pauschalen Aussagen wie „400G benötigt immer 28 Lagen“.
Die Begriffe DPU, SmartNIC, IPU und Infrastructure Accelerator werden von Herstellern und Betreibern unterschiedlich verwendet. Für ein fertigungsgerechtes Angebot sind Funktionsblock, Silizium, Hostlink, Portkonfiguration, Speicher, Sicherheitsgrenze, Kartenformfaktor und Kühlumgebung deshalb aussagekräftiger als das Produktetikett.
Das Wichtigste in Kürze
- Legen Sie zuerst DPU-Teilenummer, Kartenformfaktor, Hostplattform, PCIe-Generation/Lane-Anzahl, Ethernet- oder InfiniBand-Portkonfiguration, Speicher, Management und Kühlgrenzen fest.
- 200G, 400G oder 800G bezeichnen eine aggregierte Portkapazität. Das PCB-Kanaldesign folgt elektrischer Lane-Rate, Modulation, SerDes-Spezifikation, Steckverbinder und zulässigem Verlust.
- PCIe 5.0, PCIe 6.0 und CXL sind nicht automatisch bei jeder DPU vorhanden. Routing- und Validierungsregeln müssen der tatsächlich unterstützten Schnittstelle und Compliance-Spezifikation entsprechen.
- Impedanzwerte und Toleranzen werden je Interface und Hersteller festgelegt. Eine pauschale „100 Ohm ±5 %“-Forderung ersetzt kein Kanalmodell und keine Couponvereinbarung.
- Low-Loss- oder Ultra-Low-Loss-Material wird aus Einfügedämpfungs-, Rückfluss- und Fertigungsbudget ausgewählt. Nicht jede Lage muss dasselbe Hochleistungsmaterial verwenden.
- HDI, Microvias und hohe Lagenzahl sind nur dann gerechtfertigt, wenn BGA-Fan-out, Routingdichte, Power Planes und Formfaktor sie benötigen.
- Das PDN wird über DC-Spannungsabfall, Zielimpedanz, Lasttransienten, Reglerstabilität, Entkopplung und thermische Grenzen verifiziert. TDP- oder Stromwerte sind DPU- und Arbeitslast-spezifisch.
- Board-, Kühlkörper-, Luftstrom- und Servermechanik bilden ein gemeinsames Thermiksystem. Eine thermisch gute offene Karte kann im Server-Slot trotzdem drosseln.
- TDR-Coupons, Schliffe und elektrische Prüfung belegen Fertigungsmerkmale; sie ersetzen keine VNA-/SerDes-, PCIe-, Netzwerk-, Speicher-, PDN- und Temperaturvalidierung am bestückten System.
Inhaltsverzeichnis
- DPU, SmartNIC und IPU unterscheiden
- DPU-Kartenanforderungen festlegen
- Formfaktor und Systemarchitektur auswählen
- PCIe- und CXL-Hostkanäle auslegen
- Ethernet- und Netzwerkkanäle dimensionieren
- Stack-up und Low-Loss-Material auswählen
- Vias, Backdrilling und Steckverbinder optimieren
- DPU-PDN und Spannungsversorgung entwickeln
- Thermik und Luftstrom absichern
- Speicher, Takte und Managementschnittstellen integrieren
- Security- und Vertrauensgrenzen planen
- HDI- und DFM-Risiken beherrschen
- DPU-PCBs fertigen und prüfen
- DPU-PCBA auf Karten- und Serverebene validieren
- HILPCB-Unterstützung und Verantwortungsgrenzen
- RFQ-Checkliste für DPU- und SmartNIC-PCBs
- Referenzstandards und Projektdokumente
- Häufig gestellte Fragen
- Fazit
Was ist eine DPU-PCB und wie unterscheidet sie sich von SmartNIC und IPU?
Eine DPU kombiniert typischerweise Hochgeschwindigkeits-I/O, programmierbare Datenpfade, Rechenkerne und Sicherheits- beziehungsweise Managementfunktionen. Sie kann virtuelle Netzwerke, Storage-Transport, Verschlüsselung, Telemetrie oder Infrastrukturkontrolle verarbeiten. Welche Funktionen tatsächlich auf der Karte laufen, hängt von Silizium und Softwareplattform ab.
Welche Aufgaben kann eine Data Processing Unit übernehmen?
- Paketklassifizierung, Switching, Routing und virtuelle Netzwerke;
- Overlay-/Tunnelverarbeitung und Netzwerkvirtualisierung;
- Storage-Protokolle, Datenbewegung oder DMA-Beschleunigung;
- Verschlüsselung, Firewalling und isolierte Security-Dienste;
- Telemetrie, Plattformmanagement und Bare-Metal-Provisionierung;
- bei geeigneten Produkten zusätzliche programmierbare Beschleunigung.
Diese Liste ist keine Mindestausstattung. Eine konkrete DPU kann nur einen Teil davon unterstützen oder Funktionen in Hostsoftware beziehungsweise externem BMC belassen.
Sind DPU, SmartNIC und IPU technisch austauschbar?
| Begriff | Häufige Bedeutung | Hardwarefrage für das PCB-Projekt |
|---|---|---|
| NIC | Netzwerkadapter mit begrenztem Offload | Welche Ports, PHYs/SerDes, Hostschnittstelle und Managementfunktionen? |
| SmartNIC | Programmierbare oder erweiterte Netzwerk-Offload-Karte | FPGA/SoC/ASIC, Speicher, Boot, Board Management und Softwaremodell? |
| DPU | Infrastrukturprozessor mit Netzwerk-, Speicher-, Security- und Rechenfunktionen | Welche autonome Verarbeitung, Vertrauensgrenze, Speicher- und Power-Anforderungen? |
| IPU | Hersteller- oder Betreiberbegriff für Infrastructure Processing | Welche Funktionen sind vom Host isoliert, und welche Systemarchitektur ist vorgesehen? |
Für Fertigung und Test zählen die elektrischen und mechanischen Daten. Die Produktbezeichnung allein legt weder Lagenzahl noch Material, Leistung oder Portgeschwindigkeit fest.
Warum ist eine DPU-Karte komplexer als eine einfache Netzwerkkarte?
Zusätzliche Rechenkerne, Speicher, Bootmedien, Security-Komponenten, mehrere Versorgungsrails und autonome Managementpfade erhöhen BGA-Dichte, PDN-Komplexität, Verlustleistung und Testumfang. Manche SmartNICs erreichen eine ähnliche Komplexität; eine starre Rangfolge nach Namen ist deshalb nicht sinnvoll.
Welche Anforderungen müssen vor dem DPU-PCB-Layout feststehen?
Beginnen Sie mit einer Karten- und Server-Compliance-Matrix. Ein Layout kann elektrisch korrekt sein und dennoch nicht in Slot, Leistungsbudget, Managementmodell oder Luftstrom des Zielservers passen.
Welche Silizium- und I/O-Daten werden benötigt?
- DPU- und Stepping-Teilenummer samt Hardware-Design-Guide und Errata;
- Hostschnittstelle, Generation, Lane-Anzahl, Bifurcation und Referenztaktmodell;
- Netzwerkport, elektrische Lane-Rate, Modulation, FEC und Modul-/Steckertyp;
- DDR-/HBM-/LPDDR-Typ, Datenrate, Topologie und Package-/Board-Modelle;
- Bootmedien, BMC-/NC-SI-/SMBus-/I²C-/UART-/JTAG-Schnittstellen;
- Security-/Root-of-Trust-Architektur und Provisionierungsanforderungen;
- Spannungsrails, Sequenzierung, Lastprofile und Telemetrie.
Welche Serverdaten beeinflussen das Board?
Slotgeometrie, Kartenhöhe/-länge, Befestigung, Keep-outs, Retention, Stromzuführung, maximale Kartenleistung, Luftstromrichtung, Druckverlust, Einlasstemperatur, Kühlkörperhöhe, Kabel und benachbarte Karten müssen bekannt sein. OCP-NIC-Formfaktoren und klassische PCIe-Add-in-Cards haben unterschiedliche mechanische und Managementanforderungen.
Welche Abnahmekriterien gehören in die Spezifikation?
Definieren Sie Kanal-Compliance, Link-Training, Bit-/Packet-Error-Ziele, Speicherstabilität, PDN-Margen, Temperaturgrenzen, Leistungsaufnahme, Boot-/Recovery-Zeit, Security-Zustand und Umweltbedingungen. Jeder Grenzwert braucht eine Messmethode und eine freigegebene Testkonfiguration.
Welcher Formfaktor eignet sich für eine DPU- oder SmartNIC-PCB?
Formfaktor und Systemarchitektur bestimmen Kartenfläche, Connector, Strom, Kühlung, Servicezugang und Management. Die Auswahl muss gemeinsam mit Server- und Rechenzentrumsplattform erfolgen.
Wann passt eine PCIe-Add-in-Card?
Standardisierte Add-in-Card-Geometrien sind für viele Server verfügbar und bieten definierte Slot- und Retention-Bedingungen. Prüfen Sie Slotleistung, zusätzliche Stromstecker, Kartenbreite, Kühler, Luftstrom und Hot-Plug-Anforderungen. Ein mechanisch passender x16-Stecker sagt nicht, welche PCIe-Generation der vollständige Hostkanal erreicht.
Wann ist OCP NIC 3.0 sinnvoll?
OCP NIC 3.0 adressiert servicefreundliche Netzwerkkarten in Servern mit definierten mechanischen, elektrischen, thermischen und Managementschnittstellen. Eine Implementierung muss die relevante OCP-Spezifikationsrevision und Serverplattform erfüllen. „OCP-kompatibel“ sollte nicht ohne dokumentierte Checkliste und Interoperabilitätstest verwendet werden.
Wann ist eine kundenspezifische Mezzanine- oder Baseboard-Lösung erforderlich?
Kundenspezifische Formfaktoren können höhere Dichte oder systemspezifische Kühlung ermöglichen, übertragen aber Connector-, Mechanik-, Hot-Swap-, Service- und Interoperabilitätsverantwortung auf den Entwickler. Definieren Sie Toleranzkette, Steckzyklen, Anpresskraft und Feldtauschkonzept.
Wie werden PCIe- und CXL-Kanäle auf einer DPU-PCB ausgelegt?
PCIe-Design folgt der unterstützten Generation, Kanal-Topologie und den Hersteller- beziehungsweise PCI-SIG-Anforderungen. PCIe 5.0 und PCIe 6.0 besitzen unterschiedliche Signalisierung und Compliance-Verfahren. CXL nutzt die PCIe-Physik bestimmter Generationen, bringt aber zusätzliche Protokoll- und Interoperabilitätsanforderungen; nicht jede DPU unterstützt CXL.
Welche Daten braucht ein PCIe-Kanalbudget?
- SerDes-Transmitter- und Receiver-Modelle;
- Package-, PCB-, Via-, Connector- und gegebenenfalls Kabelmodelle;
- Einfügedämpfung, Rückflussdämpfung, Übersprechen und Störbudget;
- Lane-Länge, Layerwechsel, Referenzebenen und Steckverbinderbelegung;
- Equalization, Retimer/Redriver und Compliance-Testpunkte;
- Fertigungstoleranzen für Material, Geometrie, Bohrung und Registrierung.
Wann sind Retimer oder Redriver erforderlich?
Nur wenn das vollständige Kanalbudget und die Systemtopologie sie verlangen. Ein Retimer kann Jitter neu aufbauen, erhöht aber Leistung, Kosten, Latenz, Firmware-/Managementumfang und thermische Last. Ein Redriver kompensiert bestimmte Verluste, beseitigt jedoch keine schlechte Rückflussdämpfung oder starke Crosstalk-Probleme.
Wie werden PCIe-Referenztakt und Sideband-Signale behandelt?
Common Clock, SRNS oder SRIS erfordern unterschiedliche Clock- und Jitterbetrachtungen. PERST#, CLKREQ#, SMBus und andere Sidebands brauchen Pegel-, Pull-up-, Sequenz- und Ownership-Klärung. Link-Probleme entstehen häufig nicht nur im Hauptkanal, sondern durch Reset-, Takt- oder Power-Sequencing-Fehler.
Wie wird ein 200G-, 400G- oder 800G-DPU-Netzwerkkanal dimensioniert?
Die aggregierte Portangabe wird auf mehrere elektrische oder optische Lanes verteilt. Lane-Anzahl, Symbolrate, Modulation und FEC hängen von Ethernet-Generation, DPU-SerDes, Modul und Breakout-Konfiguration ab. Das PCB wird daher nach Lane-Kanal und nicht nach der Marketingzahl des Ports ausgelegt.
Welche Verbindung liegt zwischen DPU und Frontpanel-Modul?
Je Produkt kann der DPU-SerDes direkt zum Modulstecker führen oder über PHY, Gearbox, Retimer beziehungsweise Switch gehen. QSFP-DD, OSFP und andere Modulformen besitzen eigene Pin-, Mechanik-, Power- und thermische Anforderungen. Prüfen Sie Modul-Cage, Heat Sink, Managementschnittstelle und maximal zulässige Modulleistung.
Wie werden PAM4-Kanäle verifiziert?
PAM4 besitzt kleinere Augenabstände als NRZ und stellt hohe Anforderungen an Verlust, Linearität, Jitter und Noise. Verwenden Sie spezifikationsgerechte COM-/Channel-Methoden, S-Parameter und SerDes-Compliance. Ein schönes TDR-Profil allein belegt keinen funktionierenden PAM4-Link.
Was ist bei Breakout- und Portvarianten zu beachten?
Breakout kann Lane-Mapping, Firmware, Modul, Kabel und Frontpanel ändern. Dokumentieren Sie jede freigegebene Konfiguration. Unbenutzte Lanes, AC-Kopplung, Polaritätsinversion und Lane-Reversal werden nur gemäß DPU- und Protokollunterlagen umgesetzt.
Welcher Stack-up und welches Low-Loss-Material passen zur DPU-PCB?
Der Stack-up muss Hochgeschwindigkeitskanäle, BGA-Fan-out, Speicher, Stromebenen, Impedanzen, mechanische Dicke und Herstellbarkeit gleichzeitig unterstützen. Beginnen Sie mit Kanal- und Routingbedarf, nicht mit einer festen Lagenzahl.
Braucht jede DPU-Leiterplatte Ultra-Low-Loss-Material?
Nein. Die Materialklasse folgt Frequenzinhalt, Leitungslänge, Kupferrauheit, Via-/Connectorverlust, zulässiger Einfügedämpfung und Betriebsumgebung. Kurze Management- oder langsame Netze profitieren nicht automatisch von teurem Hochleistungsmaterial.
Wann ist ein hybrider Stack-up sinnvoll?
Ein Hybridaufbau kann verlustarme Materialien auf kritische SerDes-Lagen begrenzen und andere Lagen kosteneffizient ausführen. Dabei müssen Harzfluss, Z-Achsen-Ausdehnung, Haftung, Laminierzyklus, Bohr-/Desmear-Prozess und Impedanzstabilität der Materialkombination qualifiziert sein.
Wie werden Impedanz und Fertigungstoleranz vereinbart?
Definieren Sie Single-Ended-/Differential-Zielwerte je Interface, Couponstruktur, Messmethode, Frequenzbezug, zulässige Toleranz und Korrelation zur tatsächlichen Leiterbahn. Der Hersteller liefert einen Produktions-Stack-up mit fertiger Kupferdicke und Dielektrikumswerten. Nominale CAD-Breiten ohne Fertigungsmodell reichen nicht.
Die Fertigung von Hochgeschwindigkeits-Leiterplatten ist besonders relevant, wenn Stack-up, Kupferprofil, Impedanz und Verlustdaten als kontrolliertes Gesamtpaket benötigt werden. Eine Mehrlagen-Leiterplatte stellt dabei Referenz- und Power-Ebenen bereit; die notwendige Lagenzahl bleibt designspezifisch.
Wie werden Vias, Backdrilling und Steckverbinder für DPU-SerDes optimiert?
Bei hohen Lane-Raten dominieren häufig Übergänge. Via-Barrel, Stub, Antipad, Pad, Lagenwechsel, benachbarte Vias und Connectorlaunch bilden eine dreidimensionale Struktur, die simuliert und mit Fertigungstoleranzen bewertet werden muss.
Wann ist Backdrilling erforderlich?
Wenn der verbleibende Through-Via-Stub das Kanalbudget verletzt. Legen Sie Startseite, Ziellage, Werkzeug, Reststub, Registrierung und Kupfer-Clearance fest. Backdrilling ist kein pauschaler Qualitätsindikator; ein schlecht ausgelegter Launch bleibt auch mit kurzem Stub problematisch.
Wann sind Blind-, Buried- oder Microvias sinnvoll?
Sie können Stubs reduzieren und BGA-Fan-out ermöglichen. Zuverlässigkeit hängt von Durchmesser, Dielektrikumsdicke, Kupferfüllung, Stapelung, Laminierzyklen und thermischer Belastung ab. Gestapelte Microvias sollten nur mit qualifizierter Struktur und geeigneter Zuverlässigkeitsprüfung eingesetzt werden.
Wie wird ein Connectorlaunch abgestimmt?
Verwenden Sie Steckverbinder-Modelle und Hersteller-Referenzgeometrien, passen Sie Antipad, Pad, Via-Position und Rückstromvias an den Produktions-Stack-up an und simulieren Sie den vollständigen Differentiallaunch. Mechanische Press-fit- oder Lötanforderungen dürfen durch HF-Optimierung nicht verletzt werden.
Wie wird das Power Delivery Network einer DPU-PCB ausgelegt?
Eine DPU-Karte besitzt mehrere Rails mit unterschiedlichen Spannungen, Strömen, Sequenzen und Transienten. Das PDN muss vom Slot beziehungsweise Stromstecker über Sicherung, Hot-Swap/Protection, VRM, Ebenen und Vias bis zu BGA-Balls und On-Package-Decoupling betrachtet werden.
Welche Eingaben benötigt die PDN-Auslegung?
- min./typ./max. Last und zeitabhängige Transienten je Rail;
- zulässiger DC-Abfall, Ripple und dynamische Spannungstoleranz;
- VRM-Regelkreis, Remote Sense, Schaltfrequenz und Phasenanzahl;
- Package-/Die-Impedanz und vom DPU-Hersteller geforderte Entkopplung;
- Kondensator-DC-Bias, ESR/ESL, Alterung und Montageinduktivität;
- Ebenenresistenz, Via-Felder, Connector- und Sicherungsverlust;
- Servereingang, Einschaltstrom, Sequenzierung und Fehlerabschaltung.
Was bedeutet Zielimpedanz beim DPU-PDN?
Die Zielimpedanz verbindet zulässige Spannungsabweichung mit einem definierten Lastsprung. Sie wird frequenzabhängig gegen VRM, Bulk-, Mid- und High-Frequency-Decoupling sowie Plane-/Package-Resonanzen bewertet. Ein einzelner Kondensatorwert oder eine möglichst große Stückzahl garantiert kein stabiles PDN.
Wie werden VRMs und Entkopplung platziert?
VRM, Induktivitäten und Bulk-Kondensatoren benötigen kurze, breite Strompfade und einen kontrollierten Wärmepfad. Hochfrequente Entkopplung wird gemäß Package-/DPU-Empfehlung mit niedriger Schleifeninduktivität angebunden. Remote-Sense-Leitungen werden differenziell beziehungsweise störungsarm nach Reglerdatenblatt geführt und nicht über große Laststrompfade referenziert.
Wie wird das PDN gemessen?
DC-Drop, Einschaltsequenz, Ripple und Lasttransient werden direkt an geeigneten Messpunkten erfasst. Impedanzmessungen können mit VNA- oder anderen geeigneten Verfahren erfolgen. Prüfen Sie mehrere Betriebszustände, Temperatur und Serverversorgung. Tastkopfanschluss und Bandbreite müssen zum Messziel passen.
Wie werden Kühlung und Luftstrom einer DPU-Karte validiert?
Der thermische Pfad reicht von DPU-Die und Package über TIM, Heat Spreader/Kühlkörper, Board und Luft bis zur Serverlüfterregelung. Optische Module, VRMs, DDR und Retimer können eigene Hotspots bilden.
Welche thermischen Eingaben müssen vorliegen?
Verlustleistung je Betriebsprofil, zulässige Junction-/Case-Temperaturen, DPU-Telemetrie, Einlasstemperatur, Luftstrom, Druckverlust, Slotposition, Nachbarkarten, Kühlkörpervolumen und Montagekraft. TDP ist ein Planungswert, nicht automatisch die ungünstigste lokale Wärmeverteilung.
Wie unterstützt die Leiterplatte die Wärmeabfuhr?
Kupferflächen und Vias verteilen Wärme und führen sie zu geeigneten Flächen. Unter BGA und VRM dürfen thermische Maßnahmen jedoch Signal-, Escape- und Lötanforderungen nicht verletzen. Eingebettetes Kupfer, Metal Inlay oder andere Sonderprozesse werden nur bei nachgewiesenem Bedarf und qualifizierter Fertigung eingesetzt.
Wie wird Thermal Throttling im Server vermieden?
Validieren Sie reale Workloads, Portmodule und Serverlüfterkurven. Messen Sie DPU, Speicher, VRM, Retimer und Module bei maximaler Einlasstemperatur und ungünstiger Slotbelegung. Prüfen Sie zudem Staubfilter, Höhenlage und Lüfterfehler, wenn diese zum Einsatzprofil gehören.
Wie werden DDR-Speicher, Takte und Management auf einer DPU-PCB integriert?
DPU-Karten können lokalen DDR, Flash, EEPROM, TPM/Root of Trust und mehrere Managementcontroller enthalten. Jeder Block bringt eigene Layout-, Sequenz- und Testanforderungen.
Wie wird DDR auf einer DPU-Karte geroutet und validiert?
Verwenden Sie die Topologie, Package-Modelle, Längen-/Timingregeln, Impedanzen und Vref/Vtt-Anforderungen des DPU-Herstellers. Simulieren Sie Write/Read, Crosstalk, Power Noise und Fertigungstoleranzen. Validieren Sie Training und Speichertest über Temperatur, Spannung und unterstützte Datenraten.
Welche Taktquellen brauchen besondere Aufmerksamkeit?
PCIe-, SerDes-, DDR- und Managementtakte besitzen unterschiedliche Jitter- und Phasenrauschanforderungen. Versorgung und Layout des Clock Tree werden entsprechend getrennt und gefiltert. Clock-Multiplexer, Failover und Spread Spectrum müssen zur Systemarchitektur passen.
Welche Managementpfade sind erforderlich?
Board Management kann Sensoren, FRU/EEPROM, Lüfter-/Power-Telemetrie, Firmwareupdate, Reset und Fehlerlogs umfassen. Ownership zwischen DPU, Server-BMC und Host muss definiert sein. Bus-Adressen, Pull-ups, Isolation, Recovery und Verhalten bei unversorgten Domains werden geprüft.
Welche Security- und Vertrauensgrenzen braucht eine DPU-Karte?
DPUs verarbeiten privilegierte Infrastrukturpfade und können vom Host isolierte Funktionen ausführen. Dadurch wird die Karte Teil der Plattform-Vertrauensarchitektur. Security muss Silizium, Boot, Firmware, Management, Provisionierung und Debug umfassen.
Welche Hardware-Security-Funktionen sind typisch?
- unveränderliche oder geschützte Boot-Vertrauensbasis;
- signierte Firmware und Anti-Rollback;
- sichere Geräteidentität und Schlüsselablage;
- attestierbare Firmware-/Konfigurationsmessungen, sofern vorgesehen;
- kontrollierte JTAG/UART/Recovery-Schnittstellen;
- Schutz der Management- und Updatepfade;
- Trennung von Host-, Netzwerk- und administrativen Domains.
Wie wird die Karte sicher in der Fertigung provisioniert?
Definieren Sie, wo Schlüssel oder Zertifikate erzeugt werden, welche Station sie einspielt, wie Zugriff kontrolliert und welcher Nachweis gespeichert wird. Test- und Produktionsschlüssel müssen getrennt sein. Geheimnisse gehören nicht in offene BOM-, Gerber- oder Standard-Firmwarepakete.
Warum ist Firmware-Lebenszyklus Teil der Hardware-RFQ?
Flashgröße, A/B-Update, Recovery, Debug-Sperre und Hardware-ID beeinflussen die Leiterplatte. Außerdem müssen DPU-, NIC-, Retimer-, BMC- und Root-of-Trust-Firmware kompatibel gehalten werden. Legen Sie Updateverantwortung und Security-Supportzeitraum fest.
Wann benötigt eine DPU-PCB HDI und welche DFM-Risiken entstehen?
HDI ist sinnvoll, wenn feine BGA-Pitches, hohe Pinzahl und begrenzte Fläche konventionell nicht routbar sind. Es ist kein Qualitätslabel, sondern eine Fertigungsarchitektur mit zusätzlichen Laminier-, Via- und Zuverlässigkeitsrisiken.
Wie wird der BGA-Fan-out fertigungsgerecht geplant?
Pad-, Via- und Trace-Geometrie werden mit Package-Empfehlung und realen Fertigungstoleranzen abgestimmt. Via-in-Pad erfordert Füllen, Planarisieren und Überplattieren. Lötstoppmaske, Pastenöffnung, Kupferbalance und Rückstrompfade müssen zusammen geprüft werden.
Welche Microvia-Strukturen sind besonders kritisch?
Gestapelte, mehrfach sequentielle oder sehr hohe Aspect-Ratio-Strukturen erhöhen Prozess- und Ermüdungsrisiko. Verwenden Sie qualifizierte Designregeln, vermeiden Sie unnötige Via-Ketten und legen Sie Schliff-, Reflow- und gegebenenfalls IST-/Thermal-Cycle-Nachweise fest.
Wie werden Verzug und BGA-Koplanarität kontrolliert?
Symmetrischer Aufbau, Kupferbalance, Materialkombination, Laminierzyklus und Panelisierung beeinflussen Verzug. Für große BGAs und dichte Karten sind Warpage-Grenzen vor und nach Reflow sowie eine abgestimmte Stütz-/Fixture-Strategie wichtig.
Die HDI-Leiterplattenfertigung kann Microvias, Via-in-Pad und dichten Fan-out bereitstellen. Der konkrete Aufbau muss jedoch vor Layoutfreigabe mit dem Hersteller geklärt werden.
Wie werden DPU-Hochlagen-PCBs gefertigt und geprüft?
Fertigungskontrolle beginnt bei Materialcharge, Innenlagenregistrierung, Laminierung, Bohren/Backdrill, Metallisierung und Impedanzcoupon. Hochlagen- und Hybridboards benötigen einen freigegebenen Prozessfluss.
Welche Bare-Board-Nachweise sind sinnvoll?
- Material- und Stack-up-Zertifikate nach Vereinbarung;
- Innenlagen-AOI und Registrierungskontrolle;
- elektrische Netzprüfung;
- TDR-Coupon für vereinbarte Impedanzen;
- Schliff für Via-Kupfer, Registrierung und Microvia-Struktur;
- Warpage- und Dimensionsmessung;
- bei Bedarf VNA-/S-Parameter-Coupons oder geeignete Testvehikel;
- Rückverfolgbarkeit zu Panel, Material- und Prozesscharge.
Belegt TDR die Einfügedämpfung eines SerDes-Kanals?
Nein. TDR ist sehr nützlich für Impedanzprofil und Diskontinuitäten. Einfügedämpfung, Rückflussdämpfung und Crosstalk über Frequenz benötigen S-Parameter oder andere geeignete Verfahren. Die Korrelation zwischen Coupon und tatsächlichem Kanal muss verstanden werden.
Welche Bestückungsrisiken bestehen bei großen DPU-BGAs?
Boardverzug, Package-Warpage, Pastenvolumen, Reflowprofil, Feuchte, Void-/Head-in-Pillow-Risiko und Unterseitenbauteile können die Lötqualität beeinflussen. SPI, Reflowprofil und Röntgenprüfung werden mit Package- und Boarddaten abgestimmt. Rework großer BGAs braucht einen freigegebenen Prozess und erneuten Nachweis.
Wie wird eine DPU-PCBA vor dem Rechenzentrumseinsatz validiert?
Die Kartenvalidierung prüft nicht nur „Link up“, sondern Margen, Last, Fehlerfälle und Interoperabilität. Verwenden Sie seriennahes Board, Kühlung, Firmware, Module, Kabel und Hostsystem.
Welche elektrische Bring-up-Reihenfolge reduziert Risiko?
Prüfen Sie zuerst Kurzschluss, Strombegrenzung, Sequenzierung, Takte, Reset und Boot. Validieren Sie danach Management, Speicher, PCIe und Netzwerk schrittweise. Überwachen Sie alle Rails und Temperaturen. Ein stufenweiser Plan verhindert, dass ein Hochstrom- oder Firmwarefehler wertvolle Prototypen beschädigt.
Welche Hochgeschwindigkeitstests sind erforderlich?
Je Interface: Compliance-/Margining, Lane-Mapping, Equalization, BER/PER, Loopback, Modul-/Kabelvarianten und Temperatur. Prüfen Sie PCIe-Linkbreite/-generation, Recovery, AER und gegebenenfalls Hot Reset. Netzwerkports brauchen Traffic-, FEC-, Fehler- und Breakout-Tests.
Wie wird DPU-Leistung realistisch geprüft?
Nutzen Sie definierte Workloads für Netzwerk, Storage, Security und Management. Messen Sie Durchsatz, Latenzverteilung, CPU-/DPU-Auslastung, Speicherbandbreite, Kartenleistung und Temperatur. Ein synthetischer Maximalwert ohne Paketgröße, Offload, Softwarestand und Messaufbau ist nicht vergleichbar.
Welche Zuverlässigkeitsprüfungen gehören vor die Serie?
Power Cycling, Reboot/Recovery, Temperaturbetrieb, Langzeitlast, Firmwareupdate, Lüfter-/Linkfehler und Speicherstress sind typische Kandidaten. Umfang und Dauer folgen Risiko und Betreiberanforderung. Änderungen an Material, BGA, Stack-up, Firmware oder Kühler benötigen definierte Requalifikationskriterien.
Wie unterstützt HILPCB DPU-, SmartNIC- und Server-PCBs?
HILPCB kann Stack-up, Impedanzgeometrie, Materialkombination, BGA-Fan-out, Via-/Backdrill-Struktur, Kupferbalance, Fertigungscoupon und Testzugang vor der Fertigung prüfen. Für hochkomplexe Baugruppen kann die Turnkey-Leiterplattenbestückung Leiterplattenfertigung, Bauteilbeschaffung, SMT/THT, AOI/AXI, Programmierung und vereinbarte Funktionstests in einem kontrollierten Datenstand zusammenführen.
Welche Ergebnisse kann ein PCB-/PCBA-Hersteller liefern?
- DFM/DFA-Fragen und abgestimmte Fertigungsregeln;
- Produktions-Stack-up und Impedanzcoupon;
- Material-, Panel- und Losrückverfolgbarkeit nach Vereinbarung;
- elektrische Prüfung, Schliff, TDR und optionale Spezialcoupons;
- SPI/AOI/AXI- und Montageberichte;
- Programmierung, Seriennummern und kundendefinierte Funktionstests.
Welche Aufgaben bleiben beim DPU-Kartenentwickler?
Siliziumauswahl, Schaltplan, Signal-/Power-Integrity-Simulation, Firmware, Security, SerDes-Compliance, Thermik, Formfaktor- und Serverinteroperabilität sowie Endproduktfreigabe bleiben beim Produktverantwortlichen und seinen qualifizierten Laborpartnern. Ein Fertigungsnachweis garantiert keine PCIe- oder 400G-Systemperformance ohne vollständigen Kanal- und Systemtest.
Wie wird eine belastbare technische Anfrage vorbereitet?
Stellen Sie kontrollierte Daten, eine eindeutige Revision, kritische Merkmale und Messgrenzen bereit. Offene Material- oder Via-Entscheidungen sollten vor Layoutabschluss mit dem Fertiger geklärt werden. So lassen sich unnötige Sonderprozesse und späte Redesigns vermeiden.
Welche Angaben gehören in eine RFQ für DPU- und SmartNIC-PCBs?
Eine DPU-RFQ sollte nicht nur Gerber und Stückzahl enthalten. Kartenarchitektur und Nachweisumfang bestimmen, ob ein Hersteller den vorgesehenen Stack-up, HDI-Prozess und Testplan zuverlässig anbieten kann.
Welche System- und Schnittstellendaten werden benötigt?
- DPU/FPGA/ASIC-Teilenummer, Package und Hardware-Design-Guide;
- Formfaktor, Hostserver, Slot, Mechanik, Retention und Luftstrom;
- PCIe-/CXL-Generation, Lanes, Taktmodell und Connector/Kabel;
- Ethernet-/InfiniBand-Port, Lane-Rate, Modul, Breakout und FEC;
- Speichertechnologie, Datenrate, Topologie und Package-Modelle;
- Management, Boot, Root of Trust und Firmwarearchitektur;
- Power-Budget, Rails, Sequenzierung, Transienten und Kühlgrenzen.
Welche PCB-Fertigungsdaten gehören in die Anfrage?
- ODB++/IPC-2581 oder Gerber, Bohrdaten, Netzliste und Zeichnung;
- gewünschter Stack-up, Materialfamilie, Kupferprofil und Gesamtdicke;
- Impedanz- und Verlustklassen samt Coupon- und Messanforderung;
- Via-, Microvia-, Via-in-Pad- und Backdrill-Tabelle;
- Warpage-, Registrierung-, Schliff- und elektrische Testgrenzen;
- Oberfläche, Lötstoppmaske, Kennzeichnung, Panelisierung und Verpackung;
- IPC-Leistungsklasse und zusätzliche Betreiberanforderungen.
Welche PCBA- und Testdaten werden benötigt?
- vollständige BOM mit zugelassenen Alternativen und Lifecycle-Status;
- Pick-and-Place, Pastendaten, Assembly Drawing und Reflowgrenzen;
- BGA-/BTC-Röntgenkriterien und Nacharbeitsregel;
- Programmierung, Schlüssel-/Zertifikatsprovisionierung und Debug-Sperre;
- ICT/Flying Probe, Funktionstest, Loopback, Traffic und Messgrenzen;
- Seriennummer, Datenaufbewahrung, Golden Sample und Änderungsfreigabe;
- Prototyp-, Pilot- und Serienmengen mit Lieferplan.
Welche Standards und Projektdokumente sind für DPU-PCBs relevant?
Verwenden Sie die jeweils aktuelle, lizenzierte Ausgabe und prüfen Sie Anwendbarkeit. Hersteller-Design-Guides und Compliance-Spezifikationen sind ebenso wichtig wie allgemeine Leiterplattennormen.
- PCI Express Base, Card Electromechanical und Compliance Specifications — PCI-SIG
- Compute Express Link Specifications — CXL Consortium, sofern unterstützt
- IEEE 802.3 — Ethernet-Spezifikationen für die gewählte Port-/Lane-Variante
- CMIS oder modulspezifische Managementspezifikation — für geeignete optische Module
- OCP NIC 3.0 Design Specification — bei entsprechendem Formfaktor
- JEDEC-Spezifikationen für verwendeten DDR-/Flash-Speicher
- IPC-2221 und IPC-2222 — Leiterplattenentwurf
- IPC-6012 — Qualifikation und Leistung starrer Leiterplatten
- IPC-6018 — Hochfrequenz-/Mikrowellen-Leiterplatten, sofern anwendbar
- IPC-4101 — Basismaterialien
- IPC-7095 — BGA-Design und Montage
- IPC-2152 — Stromtragfähigkeit von Leiterbahnen
- IPC-A-610 und J-STD-001 — Akzeptanz und Lötprozess
Projektverbindlich sind außerdem DPU-Hardware-Design-Guide, Package-/IBIS-AMI-/S-Parameter-Modelle, Errata, VRM- und Speicherunterlagen, Connector-/Modulmodelle, Servermechanik, Kühlvorgaben und die freigegebene Hardware-/Firmware-Kompatibilitätsmatrix.
Häufig gestellte Fragen zu DPU-PCBs
Was ist eine DPU-Leiterplatte?
Sie ist die Karte oder Systemplatine, die einen Data Processing Unit SoC mit Hostlink, Netzwerkports, Speicher, Management, Boot, Security und Stromversorgung verbindet. Die genaue Funktion hängt vom verwendeten DPU-Produkt und der Softwareplattform ab.
Was ist der Unterschied zwischen DPU, SmartNIC und IPU?
Die Begriffe sind nicht einheitlich normiert. SmartNIC bezeichnet häufig programmierbare Netzwerk-Offloads, DPU eine breitere autonome Infrastrukturverarbeitung und IPU einen herstellerspezifischen Infrastrukturprozessor. Für das PCB zählen konkrete Silizium-, Schnittstellen-, Power- und Formfaktordaten.
Benötigt eine 400G-Netzwerkkarte immer Ultra-Low-Loss-Material?
Nicht automatisch. 400G ist die aggregierte Portkapazität. Materialwahl folgt elektrischer Lane-Rate, Leitungslänge, Kupferrauheit, Vias, Connector, Modul und zulässigem Kanalverlust. Kurze und lange Kanäle können unterschiedliche Lösungen benötigen.
Wie viele Lagen braucht eine DPU-PCB?
Die Lagenzahl ergibt sich aus BGA-Fan-out, PCIe-/Ethernet-/DDR-Routing, Referenzebenen, PDN, mechanischer Dicke und Fertigung. Es gibt keine universelle 16-, 20- oder 28-Lagen-Vorgabe.
Ist HDI für jede DPU-Karte erforderlich?
Nein. HDI wird eingesetzt, wenn Packagepitch, Pinzahl, Kartenfläche oder Kanalübergänge mit Through-Vias nicht sinnvoll lösbar sind. Microvias erhöhen Dichte, bringen aber zusätzliche Prozess- und Zuverlässigkeitsanforderungen.
Wann muss eine DPU-PCB backgebohrt werden?
Wenn Through-Via-Stubs das spezifizierte Kanalbudget verletzen. Reststub, Ziel-/Startseite, Antipad und Registrierung werden gemeinsam festgelegt. Nicht jeder Via benötigt Backdrilling.
Reicht TDR für die Freigabe eines PCIe- oder PAM4-Kanals?
Nein. TDR zeigt Impedanzdiskontinuitäten. Für die Kanalbewertung werden zusätzlich frequenzabhängige S-Parameter, Simulation, SerDes-/Compliance- und Systemtests benötigt.
Wie wird das PDN einer DPU-Karte geprüft?
Durch DC-Spannungsabfall, Sequenzierung, Ripple, Lasttransienten, Reglerstabilität, Impedanz und Temperatur unter realen Workloads. Messpunkte und Tastkopfmethoden müssen bereits im Design berücksichtigt werden.
Welche Bauteile bestimmen die Kühlung außer dem DPU-SoC?
VRMs, DDR, Retimer, Netzwerk-PHYs und optische Module können bedeutende Hotspots sein. Die Freigabe umfasst Kühlkörper, TIM, Serverluftstrom, Nachbarkarten und Einlasstemperatur.
Ersetzt ein PCIe-Link-up die Compliance-Prüfung?
Nein. Link-up ist ein Bring-up-Schritt. Margining, Recovery, Fehlerbehandlung, Temperatur, Hostvarianten und spezifikationsgerechte Compliance bleiben erforderlich.
Welche PCB-Prüfungen sind für DPU-Karten sinnvoll?
Typisch sind elektrische Netzprüfung, TDR-Coupons, Schliffe, Registrierung, Warpage und je nach Risiko VNA-/S-Parameter-Coupons. Nach Bestückung folgen SPI, AOI/AXI, Programmierung sowie Karten- und Systemfunktionstest.
Welche Daten beschleunigen ein DPU-PCB-Angebot?
Formfaktor, DPU-Teilenummer, Schnittstellen/Lane-Raten, Stack-up-Ziel, Material, Impedanzen, Via-/Backdrill-Tabelle, BOM, Assembly-Daten, Power/Thermik, Coupon-/Testanforderungen, Mengen und Lieferplan.
Fazit: DPU-PCB-Performance entsteht aus Kanal-, PDN- und Systemmargen
Eine leistungsfähige DPU-Leiterplatte ist kein Ergebnis maximaler Lagenzahl oder des teuersten Laminats. Sie entsteht aus einer klaren Kartenarchitektur, vollständigen PCIe-/Ethernet-/Speicherkanälen, einem gemessenen PDN, realistischer Serverkühlung, beherrschbaren Via-/HDI-Strukturen und einem Testplan, der Fertigungs- und Systemfehler getrennt nachweist.
Für eine belastbare RFQ sollten DPU, Formfaktor, Lane-Raten, Materialien, Stack-up, Power, Kühlung, Security-Provisionierung und Abnahmetests gemeinsam definiert werden. Dadurch kann der Fertigungspartner Prozessgrenzen früh rückmelden, während der Kartenentwickler die notwendige elektrische und systemische Marge kontrolliert.