via filling material guide: 20 häufige Fragen zu Stackup & Materialien (inkl. Checklist)

Einleitung: von „via filling material guide“ zum systemischen Stackup‑Blick

In modernen High‑Speed/High‑Frequency/High‑Density PCB‑Designs sind Stackup und Materialauswahl längst mehr als „Isolieren“ und „Verbinden“. Sie bestimmen Signal Integrity, Power Integrity, Thermal Management, Reliability sowie Kosten und Yield. Eine scheinbar kleine Entscheidung—etwa eine Option in einer via filling material guide—kann die Systemperformance spürbar verändern.

Diese Anleitung beantwortet 20 ausgewählte FAQs, die in der Praxis immer wieder auftauchen. Wir starten mit FR‑4 vs. High‑Speed‑Materialien, gehen dann tiefer in Dk/Df‑Abweichungen, Glass‑Weave‑Effekte und Resin Flow, und erweitern auf Hybrid Stackup, Impedance Control, thermische Spannungen und Reliability. Egal ob Sie als Hardware‑Engineer ein stackup faq abarbeiten oder als Produktionsleiter material troubleshooting betreiben: Sie erhalten klare Metriken, umsetzbare Lösungen und wirksame Prävention.

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Material/Stackup FAQ Schnellindex

Nr.	Thema	Key Metrics	Empfehlung
1	Via Filling Materialauswahl	Leitfähigkeit, CTE, Fill‑Fähigkeit	Conductive Paste vs. Non‑Conductive Resin je nach elektr./therm./Plug‑Anforderung
2	FR-4 vs. High-Tg FR-4	Tg, Td, CTE	Bei ≥6 Lagen, Lead‑Free Reflow oder High‑Power: High‑Tg priorisieren
3	High‑Speed‑Materialien (Rogers/Megtron)	Dk, Df, Frequenzstabilität	Df < 0.005 als High‑Speed‑Schwelle; nach Ziel‑Frequenz & Kosten wählen
4	Warum sind Datasheet‑Dk/Df „ungenau“?	Testfrequenz, Resin Content, Post‑Lam Dk	Post‑Lamination‑Daten oder HILPCB Materialdatenbank nutzen
5	Einfluss Prepreg Resin Content (RC)	Dielectric Thickness, Flow, Fill	Hoher RC füllt gut, fließt stärker; niedriger RC ist stabiler, füllt schlechter
6	Glass‑Weave‑Style (106/1080/2116)	Weave Density, Resin Window, Dk‑Uniformität	Für HF/Diff‑Pairs: dichteres „Flat Glass“ wie 1065/1078
7	Glass Weave Skew Mitigation	Routing‑Winkel, Weave‑Style	10–20° zur X/Y‑Achse routen oder Flat‑Glass/Glass‑Free nutzen
8	Hybrid Stackup Challenges	CTE‑Mismatch, Lamination Params, Chemie	Mit HILPCB Hybrid‑Lamination‑Lab Pilot‑Validierung durchführen
9	Warum unterscheiden sich Simulation und TDR?	Etch Compensation, Resin Flow, Post‑Lam Dk	Fab‑Etch‑Werte nutzen und Impedance Coupon verlangen
10	Einfluss Surface Finish auf SI	Skin Effect, Insertion Loss (S21)	>10GHz: ENIG vermeiden, ENEPIG oder OSP bevorzugen
11	PCB Warpage Control	Symmetrie, Copper Balance, CTE	Stackup, Kupferverteilung und PP/Core strikt symmetrisch halten
12	Solder Mask Auswahl	Thickness, Dk, Temperaturfestigkeit	LPI für High‑Density/BGA; Mask‑Thickness in Impedanzmodelle aufnehmen
13	Core vs. Prepreg	Stabilität, Thickness‑Tolerance	Core ist toleranzstärker; für kritische Impedanz‑Layer besser
14	Einfluss Lamination‑Parameter	Ramp Rate, Pressure, Vacuum	Falsche Profile → Delamination/Resin‑Voids; Material‑Spec befolgen
15	FPC Materialauswahl	PI‑Typ, Adhesive‑System, Coverlay	Adhesiveless PI für dynamisch; adhesive‑based PI für statisch
16	MCPCB Schlüsselparameter	Al/Cu Base, Thermal Dielectric	Thermal Conductivity (W/m·K) ist zentral; mit Breakdown Voltage balancieren
17	CAF Risiko & Prävention	Glass/Resin‑Interface, Ionen	CAF‑resistant Material, Drilling optimieren, feuchte Lagerung vermeiden
18	Moisture Absorption	MSL, Bake	HF/High‑Reliability: vor Lamination/Assembly korrekt backen
19	Performance vs. Cost	Material Grade, Sourcing	Low‑Loss gezielt einsetzen; Kosten layer‑weise optimieren
20	Validierung Alternativmaterial	Parametervergleich, Trials	Bevorzugt verifizierte, gleichwertige Alternativen aus HILPCB Materialdatenbank

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20 Kern‑FAQ im Detail

Teil 1: Materialauswahl und Parameterverständnis

Q1: Was ist der Kern einer via filling material guide? Wie wähle ich Via‑Fill‑Material?

• Frage: Für Via‑in‑Pad unter BGA—conductive oder non‑conductive Fill?
• Typischer Kontext: Um die Routing‑Dichte zu erhöhen und Signallängen zu verkürzen, werden Vias direkt in Pads gesetzt (VIPPO/POFV). Die Fill‑Wahl beeinflusst Lötqualität und Langzeit‑Reliability.
• Metriken/Tests:
  • Conductive Fill: Resistivität (< 1 mΩ·cm), Thermal Conductivity (10–20 W/m·K). Vorteil: zusätzlicher elektrischer und thermischer Pfad.
  • Non‑Conductive Fill: CTE (< 40 ppm/°C), Tg (> 150°C). Vorteil: besserer CTE‑Match zum Basismaterial, meist zuverlässiger und günstiger.
• Lösung:
  • Conductive Fill: sinnvoll, wenn Vias als Thermal‑Assist dienen (z. B. unter High‑Power‑Chips). Höhere Kosten und Silver‑Migration‑Risiko.
  • Non‑Conductive Fill: Industriestandard. Plug verhindert Solder Wicking und sorgt für solide BGA‑Joints. Nach dem Füllen: Plated Over für ein planes Pad.
• Prävention: Funktion der Vias früh definieren. Wenn es primär um elektrische Verbindung geht: non‑conductive Resin Fill + Plated Over. HILPCB bietet verschiedene Fill‑Resins passend zur Reliability‑Anforderung.

Q2: Wann sollte ich von FR‑4 auf High‑Tg FR‑4 upgraden?

• Frage: Produkt arbeitet bei hoher Temperatur—reicht Standard FR‑4?
• Typischer Kontext: 8‑Lagen‑Board mit mehreren High‑Power‑Bauteilen und Lead‑Free Reflow (Peak 260°C).
• Metriken/Tests:
  • Tg: Standard FR‑4 (S1141) ca. 130–140°C; High‑Tg FR‑4 (S1000-2M) Tg > 170°C.
  • Td: High‑Tg typischerweise höher (Td > 340°C).
  • Z‑CTE: unter Tg niedriger → bessere Via‑Reliability.
• Lösung: Upgrade auf High‑Tg, wenn mindestens eines gilt:
  1. Layer Count ≥ 6.
  2. Lead‑Free Reflow.
  3. High‑Power/High‑Heat‑Bauteile.
  4. Harte Temperaturumgebung.
• Prävention: Tg‑Anforderung zu Projektbeginn in die Design‑Spezifikation aufnehmen.

Q3: Wie wähle ich Rogers, Megtron oder andere High‑Speed‑Materialien?

• Frage: Datenrate 25Gbps—kann FR‑4 noch funktionieren?
• Typischer Kontext: Server‑Mainboard oder Kommunikations‑Backplane; Differential >10Gbps.
• Metriken/Tests:
  • Df (Schlüsselparameter):
    • Mid‑Loss: Df ≈ 0.005–0.01 (z. B. TU-872LK)
    • Low‑Loss: Df ≈ 0.003–0.005 (z. B. Megtron 4)
    • Ultra‑Low‑Loss: Df < 0.002 (z. B. Rogers RO4350B, Megtron 6)
  • Dk‑Stabilität über Frequenz: High‑Speed‑Materialien sind über einen breiten Bandbereich meist stabiler.
• Lösung:
  • < 5Gbps: High‑Performance FR‑4 (z. B. S1000-2M) kann reichen.
  • 5–15Gbps: Mid‑Loss oder Low‑Loss einsetzen.
  • > 15Gbps: Ultra‑Low‑Loss ist erforderlich.
• Prävention: SI‑Tools (z. B. Si9000, ADS) nutzen und über S‑Parameter Channel‑Loss simulieren. Material so wählen, dass Budget und Margin passen. HILPCB Stackup‑Simulation nutzt gemessene Daten zu gängigen High‑Speed‑Materialien.

Q4: Warum passen Datasheet‑Dk/Df‑Werte nicht zur Praxis?

• Frage: Simulation mit Datasheet‑Dk (4.2), aber gemessene Impedanz ist zu hoch.
• Typischer Kontext: Generic Datasheet‑Werte werden für Impedanzberechnung verwendet, aber der TDR‑Test auf dem Impedance Coupon weicht >10% ab.
• Metriken/Tests:
  • Testmethoden‑Unterschiede: Datasheets nutzen z. B. Resonator‑Methoden; PCB‑Behavior korreliert stärker mit Microstrip/Stripline‑Methoden.
  • Resin Content: Dk/Df von Prepreg hängt stark vom Resin Content ab; Datasheets geben oft nur typische Werte.
  • Lamination‑Effekt: nach Lamination verändern sich Mikrostruktur und elektrische Eigenschaften; Dk steigt oft leicht.
• Lösung: Keine generic Datasheet‑Werte verwenden. Post‑Lamination‑Dk/Df‑Erfahrungswerte für das konkrete Core/PP‑Modell und die konkrete Dicke vom Fab anfordern.
• Prävention: Mit einem Fab arbeiten, das Materialdatenbank und Testfähigkeit besitzt (z. B. HILPCB), um Simulationen an reale Produktion zu koppeln.

Q5: Was bedeutet hoher vs. niedriger Prepreg Resin Content (RC)?

• Frage: Für denselben PP‑Style (z. B. 2116) gibt es mehrere RC‑Optionen—welche ist richtig?
• Typischer Kontext: 8‑Lagen‑Board mit großflächigem Inner‑Copper; PP muss geätzte Pattern‑Gaps zuverlässig füllen.
• Metriken/Tests:
  • Flow/Fill: hoher RC (z. B. 2116 RC 65%) fließt besser und füllt Gaps → weniger Voids.
  • Post‑Lam‑Thickness: hoher RC komprimiert stärker → exakte Dielectric Thickness schwieriger.
  • Dk: höherer RC führt oft zu niedrigerem Dk (Resin‑Dk < Glass‑Dk).
• Lösung:
  • Komplexe Patterns / viel Kupfer: höheren RC für Fill bevorzugen.
  • Kritische Dielectric Thickness (Impedanz‑Layer): mittleren/niedrigen RC wählen oder Core nutzen.
  • HDI Blind‑Via‑Fill: häufig hoher RC erforderlich.
• Prävention: Mit dem Fab‑Engineer die Copper‑Balance besprechen und PP‑Kombination gemeinsam festlegen.

Teil 2: Signal Integrity und Fertigungsprozesse

Q6: Wie optimiert die Wahl des Glass‑Weave die Signal Integrity?

• Frage: Diff‑Eye ist klein—könnte das am Material liegen?
• Typischer Kontext: 100G Ethernet; jitter steigt nach PCB‑Routing.
• Metriken/Tests:
  • Standard‑Weave (z. B. 7628): größere Resin Windows → lokales Dk nicht gleichmäßig.
  • Flat Glass (z. B. 1065/1078/1086): dichter gewebt → bessere Dk‑Uniformität.
• Lösung: Für High‑Speed‑Differential, speziell >10Gbps, Flat‑Glass‑Styles wie 1078 oder 2116 wählen, um Diff‑to‑Common‑Conversion und Timing‑Jitter durch Dk‑Inhomogenität zu reduzieren.
• Prävention: Für kritische High‑Speed‑Nets Flat‑Glass‑Material in der Spezifikation festlegen.

Q7: Was ist Glass Weave Skew und wie kann man ihn reduzieren?

• Frage: Zwei parallel geroutete Diff‑Traces—warum ist die Delay unterschiedlich?
• Typischer Kontext: Ein Trace läuft über Glass‑Bundles (lokal höheres Dk), der andere überwiegend über Resin Windows (lokal niedrigeres Dk) → unterschiedliche effektive Ausbreitungsgeschwindigkeit → Skew.
• Metriken/Tests: TDR‑Messung des In‑Pair‑Skew.
• Lösung:
  1. Zig‑Zag Routing: 10–20° zur X/Y‑Achse, damit beide Traces periodisch Glass/Resin kreuzen und Dk gemittelt wird.
  2. Flat Glass: siehe Q6.
  3. Glass‑Free: z. B. Rogers RO3000, aber sehr teuer.
• Prävention: Für kritische Diff‑Pairs „angled routing“ erzwingen—das ist die wirtschaftlichste glass weave skew mitigation.

Q8: Welche Risiken hat Hybrid Stackup?

• Frage: Rogers für RF‑Layer und FR‑4 für Digital‑Layer zur Kostensenkung—geht das?
• Typischer Kontext: RF‑Front‑End: Matching‑Network auf RO4350B, Control/Power auf High‑Tg FR‑4.
• Metriken/Tests:
  • CTE‑Mismatch: Rogers (PTFE‑basiert) vs FR‑4 (Epoxy) → thermische Zyklen erzeugen Stress, Delamination oder Via‑Cracking möglich.
  • Inkompatible Lamination‑Fenster: Temperatur/Pressure/Time unterscheiden sich; „universelles Profil“ ist schwer.
  • Chemische Kompatibilität: Prepreg‑Resin muss zu beiden Cores gut binden.
• Lösung:
  • Hybrid‑Prepreg wählen (z. B. Rogers 2929/4450F bondply).
  • Stackup strikt symmetrisch halten, um Stress zu balancieren.
  • Mit erfahrenem Fab arbeiten. HILPCB Hybrid‑Lamination‑Lab validiert Parameter über Pilot‑Läufe (z. B. Rogers+FR4, Megtron+FR4).
• Prävention: Vor Hybrid‑Design unbedingt Prozessfähigkeit prüfen und verifizierte Materialkombos verwenden.

Q9: Warum unterscheiden sich Impedanz‑Simulation und TDR‑Messung?

• Frage: Ziel 50Ω, Simulation 50.1Ω, Messung 55Ω.
• Typischer Kontext: Design folgt Stackup/Line‑Width, aber First‑Build liegt außerhalb ±10%.
• Metriken/Tests:
  • Etch Compensation: Outer‑Layer werden nach Etch schmaler (trapezoidal), Inner‑Layer breiter; Werte sind fab‑spezifisch.
  • Resin Flow: PP‑Resin füllt Gaps; finale Dielectric Thickness (H) wird kleiner als die PP‑Nominaldicke.
  • Vacuum‑Lamination‑Effekt: Dk kann sich ggü. Atmosphären‑Lamination leicht ändern.
• Lösung:
  1. Fab‑Etch‑Comp‑Werte für Inner/Outer und Copper‑Thickness anfordern und im Field‑Solver nutzen.
  2. Ein fab‑kalibriertes Stackup‑Tool verwenden (z. B. HILPCB Stackup‑Simulation) auf Basis realer Produktionsdaten.
  3. Pro Build einen Impedance Coupon verlangen und den TDR‑Report anfordern.
• Prävention: Impedance Control ist Co‑Design zwischen Design und Fertigung—frühe Abstimmung der Prozessparameter ist entscheidend.

Q10: Wie beeinflusst Surface Finish High‑Speed‑Signale?

• Frage: ENIG ist verbreitet—welchen Impact hat es?
• Typischer Kontext: 56Gbps PAM4 SerDes; Eye‑Margin am RX zu klein.
• Metriken/Tests:
  • Skin Effect: bei hoher Frequenz fließt Strom an der Oberfläche; ENIG‑Nickel hat schlechtere Leitfähigkeit → höherer Insertion Loss.
  • S21: Vergleich zeigt, dass ENIG‑Loss >10GHz deutlich steigt.
• Lösung:
  • >10GHz: ENIG vermeiden.
  • Empfehlung: ENEPIG ist besser (Pd isoliert Nickel). OSP und Immersion Silver haben sehr gute HF‑Performance, aber begrenzte Shelf‑Life.
• Prävention: Im surface finish comparison nach Max‑Frequenz und Reliability/Kosten wählen; für Top‑Designs Finish‑Loss im Sim‑Modell berücksichtigen.

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Teil 3: Reliability, Spezialprozesse und Kosten

Q11: Wie designe ich den Stackup zur Warpage‑Kontrolle (Warpage)?

• Frage: Große PCB verzieht sich stark nach Reflow.
• Typischer Kontext: 300×400mm Backplane lässt sich nach SMT assembly nicht plan montieren.
• Metriken/Tests: Bow and Twist, typischer Requirement < 0.75%.
• Lösung:
  • Symmetrie‑Prinzip: Stackup strikt symmetrisch; von der Mitte nach außen müssen Core/PP‑Modelle, Thickness und Copper übereinstimmen.
  • Copper Balance: keine große Copper‑Area auf einer Layer ohne Gegenstück; ggf. Hatched‑Pours.
  • Material‑Konsistenz: gleiche Supplier/Serie für konsistente CTE.
• Prävention: pcb warpage control = Symmetrie. Copper Balance im Layout und Symmetrie im Stackup erzwingen.

Q12: Welchen Einfluss hat Solder Mask auf PCB‑Qualität?

• Frage: Solder Mask Dams lösen sich, BGA‑Shorts—warum?
• Typischer Kontext: 0.4mm Pitch BGA; unzureichende Mask‑Präzision, Dam löst sich beim Löten.
• Metriken/Tests:
  • Mask‑Typ: LPI ist präziser für High‑Density.
  • Mask‑Thickness: beeinflusst Outer‑Layer‑Impedanz leicht (Dk ~3.3–3.8).
  • Farbe: Matte Black hat geringe Kontrast‑Performance und ist AOI‑unfreundlich; Green ist am etabliertesten.
• Lösung:
  • High‑Density‑Zonen: High‑Precision LPI festlegen.
  • Impedance Control: Mask‑Thickness und Dk in Modelle aufnehmen (z. B. RF‑Matching auf Außenlagen).
  • Farbe: ohne Spezialanforderungen ist Green der beste Kompromiss.
• Prävention: Kern eines solder mask selection tutorial: Mask‑Typ und Thickness in Fab‑Notes eindeutig spezifizieren.

Q13: Wie setze ich Core und Prepreg im Stackup sinnvoll ein?

• Frage: Kann ich alles mit Prepreg aufbauen?
• Typischer Kontext: Designer stapeln viele PP, um Thickness zu „tunen“ und Core zu ersetzen.
• Metriken/Tests:
  • Thickness‑Tolerance: Core ist eng (±5%), vom Supplier garantiert; PP post‑lam variiert stärker (±10% oder mehr).
  • Dimensional Stability: Core ist vollständig ausgehärtet und stabiler.
• Lösung:
  • Kritische Impedanz‑Layer: Core als Dielektrikum bevorzugen.
  • Bonding/Fill: PP verbindet Cores und füllt Pattern‑Gaps.
  • Symmetrie: PP‑Einsatz symmetrisch planen.
• Prävention: Core als „präzise Bausteine“, PP als „formbarer Kleber“ verstehen.

Q14: Wie wirken Lamination‑Parameter (Temperatur, Pressure) auf die PCB‑Performance?

• Frage: White Spots/Delamination—Material oder Prozess?
• Typischer Kontext: Nach Thermal Shock treten Micro‑Delamination‑Defekte auf.
• Metriken/Tests: Cross‑Section: Cure‑Grad, Voids, Interface‑Separation.
• Lösung: meist Prozess:
  • Ramp zu schnell: Resin härtet, bevor es fließen kann → schlechter Fill.
  • Pressure zu gering/ungleich: schwache Bonding‑Zonen oder eingeschlossene Bubbles.
  • Cure‑Time/Temp zu niedrig: unvollständige Vernetzung → niedriger Tg, schlechtere Heat‑Resistance.
• Prävention: Lamination‑Profile strikt nach Material‑Spec fahren. Hersteller mit Vacuum‑Lamination und engmaschiger Prozesskontrolle wählen (HILPCB: Multi‑Stage‑Temp‑Control + Vacuum).

Q15: Was ist bei FPC‑Materialauswahl besonders wichtig?

• Frage: FPC‑Traces brechen nach wiederholtem Biegen.
• Typischer Kontext: FPC für Klapp‑Display fällt nach Monaten aus.
• Metriken/Tests:
  • PI: adhesiveless PI ist dünner/flexibler; adhesive‑based PI ist dicker/günstiger für statische Anwendungen.
  • Copper: RA Copper ist biegfester als ED Copper.
  • Coverlay: schützt Traces; Fenster‑Genauigkeit beeinflusst Lötbarkeit.
• Lösung:
  • Dynamisch (wiederholtes Biegen): adhesiveless PI + RA Copper.
  • Statisch (einmaliges Biegen): adhesive‑based PI + ED Copper.
• Prävention: Einsatzprofil (dynamisch/statisch) und erwartete Biegezyklen/-radius früh definieren; mehr Infos unter Flex PCB.

Q16: Was ist der wichtigste Materialparameter bei MCPCB?

• Frage: LED‑Board hat starke Lumen‑Degradation—Thermal‑Problem?
• Typischer Kontext: High‑Power‑LED läuft zu heiß → Performance‑Drop und Lebensdauerverlust.
• Metriken/Tests:
  • Thermal Conductivity: zentrale MCPCB‑Metrik (W/m·K) der dielektrischen Schicht.
  • Breakdown Voltage: Dielektrikum muss Betriebsspannung aushalten.
• Lösung:
  • Standard: 1–3 W/m·K oft ausreichend.
  • High‑Power (z. B. Auto‑Scheinwerfer): 5–10 W/m·K.
• Prävention: Thermal‑Resistance aus TDP/Umgebung abschätzen und Material für MCPCB entsprechend auswählen.

Q17: Was ist CAF und wie kann man es verhindern?

• Frage: Nach langer Feuchte‑Exposition treten intermittierende Shorts auf.
• Typischer Kontext: Outdoor‑Equipment; Isolationswiderstand zwischen Nets sinkt.
• Metriken/Tests: Cross‑Section zeigt ionische Migration als Filamente entlang Glass‑Interfaces.
  • Material: CAF‑resistant Resin‑Systeme mit besserer Glass‑Bonding.
  • Prozess: Drilling‑Qualität erhöhen, raue Hole Walls vermeiden; Plasma Desmear.
  • Design: ausreichend via‑to‑via spacing zwischen unterschiedlichen Nets.
• Prävention: Für High‑Reliability/Harsh‑Env CAF‑resistant Material früh in Requirements festlegen.

Q18: Welchen Einfluss hat Moisture Absorption auf Fertigung und Assembly?

• Frage: „Popcorning“ beim Reflow.
• Typischer Kontext: Lange gelagerte PCBs werden ohne Baking assembled; Wasser verdampft und verursacht Delamination/Blistering.
• Metriken/Tests: Moisture Absorption (typisch < 0.2%).
• Lösung:
  • Baking: vor Assembly nach MSL backen, besonders nach langer Exposition.
  • Vacuum Packing: PCBs vakuumverpacken mit Desiccant.
• Prävention: HF‑Materialien sind besonders sensitiv, weil Wasser (Dk≈78) elektrische Performance verschlechtert. Strikte Lager- und Line‑Humidity‑Kontrolle ist entscheidend—auch für PCB Assembly.

Q19: Wie optimiere ich Kosten ohne Performance‑Verlust?

• Frage: Cost‑Down gefordert, High‑Speed darf nicht leiden.
• Typischer Kontext: Mid‑Range Router mit 10Gbps‑Ports und vielen Low‑Speed‑Nets.
• Lösung:
  • Selective Material: Low‑Loss (z. B. Megtron 4) nur auf High‑Speed‑Signal‑Layers; Power/GND/Low‑Speed mit High‑Performance FR‑4 (S1000-2M).
  • Layer Count reduzieren: stärkster Cost‑Hebel; prüfen, ob 12L → 10L via HDI oder besseres Layout geht.
  • Lokale Alternativen: nach Validierung gleichwertige Materialien nutzen.
• Prävention: Kostenanalyse früh starten und Varianten mit dem Hersteller durchsprechen, statt am Ende „nachträglich“ zu drücken.

Q20: Was tun, wenn das spezifizierte Material nicht verfügbar ist?

• Frage: Isola FR408HR hat zu lange Lead‑Time—welche Alternative?
• Typischer Kontext: Supply‑Chain‑Engpässe.
• Metriken/Tests:
  • Parametervergleich: Dk, Df (@ Ziel‑Frequenz), Tg, Td, CTE, CAF‑Resistance.
  • Pilot‑Validierung: für High‑Speed/High‑Reliability Pilot‑Build mit Impedance Coupon und Reliability‑Test‑Vehicles.
• Lösung:
  • HILPCB Material‑Engineers konsultieren. Die HILPCB Materialdatenbank enthält Daten und Produktionserfahrung zu vielen Materialien und Substituten.
  • Beispiel: FR408HR‑Alternative ist häufig TU-872SLK.
• Prävention: In BOM/Fab‑Notes neben dem Preferred Material 1–2 vorab evaluierte Alternativen nennen.

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Stackup Review Checklist

Kategorie	Checkpoint	Parameter/Requirement	Owner
Allgemein	Projektname & Revision	klar, eindeutig	Design Eng.
	Board Thickness & Tolerance	e.g., 1.6mm ±10%	Design Eng.
	Layer Count	e.g., 12 Layers	Design Eng.
	Min Trace/Space	e.g., 3/3 mil	Layout Eng.
	Finished Copper Thickness	e.g., outer 1oz, inner 0.5oz	Design Eng.
Materialauswahl	Core/PP‑Modell	exakte Modelle, z. B. S1000-2M oder RO4350B	SI Eng.
	Tg/Td/CTE	erfüllt Anforderungen	System Eng.
	Dk/Df @ Ziel‑Frequenz	konsistent mit SI‑Modell	SI Eng.
	CAF‑resistant erforderlich?	nach Umgebung	Reliability Eng.
	Surface Finish	e.g., ENIG, OSP, ENEPIG	Design Eng.
	Solder Mask Farbe/Typ	e.g., Green LPI Solder Mask	Design Eng.
Stackup‑Struktur	Symmetrie	gegen Warpage	Layout Eng.
	Total Thickness	Summe prüfen	PCB Fab
	PP RC	Fill‑Fähigkeit	PCB Fab
	Signal‑Layer neben Planes	korrekte Microstrip/Stripline	SI Eng.
	Power/GND als Paar	Low‑Impedance Loop	PI Eng.
	High‑Speed‑Layer‑Position	inner Stripline bevorzugt	SI Eng.
Impedanz	Ziel & Toleranz	e.g., 50Ω ±7%, 90Ω ±10%	SI Eng.
	Layer/Width Marking	klar in Zeichnung	Layout Eng.
	Plane Integrity	keine Splits	Layout Eng.
	Impedance Coupon?	ja, TDR Methode	Design Eng.
	Fab‑Parameter im Modell	Etch Comp, Post‑Lam Dk	SI Eng. / PCB Fab
DFM/DFA	Stackup‑Beschreibung klar	vollständige Stackup‑Tabelle	Design Eng.
	Hybrid‑Bedarf	mit Fab bestätigt	Design Eng. / PCB Fab
	Special Processes	e.g., Backdrill, VIPPO	Design Eng.
	Material Availability	rare/EOL vermeiden	Sourcing / PCB Fab

Fazit

Stackup und Materialwissenschaft verbinden Theorie und Fertigungserfahrung. Von Materialsystemen über Glass‑Weave/Resin‑Flow bis zur Prozesskontrolle—alles hängt zusammen und entscheidet über Erfolg oder Misserfolg.

Wir hoffen, dass diese 20 FAQs plus Checklist eine verlässliche Referenz sind. Die besten Designs entstehen durch frühe, offene und kontinuierliche Zusammenarbeit zwischen Designern und Herstellern.

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Häufige Fragen

Warum darf man Füllmaterial für Vias nicht nur danach beurteilen, ob das Loch vollständig gefüllt wird?

Weil Via Filling weit mehr beeinflusst als nur die Ebenheit der Oberfläche. Es wirkt sich auch auf nachfolgende Galvanik, Zuverlässigkeit, Verhalten im Thermozyklus und Bestückungsstabilität bei dichter Bauweise aus, deshalb zählt die Kompatibilität mit dem gesamten Stackup und Fertigungsablauf.

Wann muss Via Filling gemeinsam mit dem Stackup-Design betrachtet werden?

Sobald das Projekt VIPPO, HDI, High-Speed-Signale, Fine-Pitch-BGA oder hohe Zuverlässigkeitsanforderungen umfasst, darf Via Filling nicht mehr als spätere Zusatzoperation behandelt werden. Wenn Lochstruktur, Materialsystem und Laminierfenster nicht zusammen bewertet werden, entstehen schnell Yield- oder Zuverlässigkeitsprobleme.

Warum kann man bei Materialknappheit Ersatzmaterial nicht einfach nach Datenblatt auswählen?

Weil ähnliche Nennwerte nicht automatisch dasselbe Prozessfenster, dasselbe Laminationsverhalten oder dieselbe reale elektrische Performance bedeuten. Bei High-Speed- oder High-Reliability-Produkten sollten Ersatzmaterialien erst über Pilotlose, Impedance-Coupons und Zuverlässigkeitstests bestätigt werden.

In welcher Projektphase ist eine solche Anleitung zu Via Filling und Stackup am wertvollsten?

Am hilfreichsten ist sie in der frühen Lösungsdefinition und im DFM-Review. Je früher Materialwahl, Viastruktur, Stackup und Kostenrahmen geklärt werden, desto geringer ist das Risiko späterer erzwungener Nacharbeit in Prototypen, Zertifizierung oder Serienüberführung.

Related links

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