Le délai de phase—le temps que met un signal à traverser une piste PCB—devient un paramètre critique de conception à haute fréquence et à haut débit. Lorsque des signaux doivent arriver simultanément, maintenir des relations temporelles spécifiques ou préserver une cohérence de phase selon la fréquence, comprendre et contrôler le délai de propagation est indispensable.
Ce guide couvre les fondamentaux du délai de phase et des techniques pratiques pour gérer le timing dans les applications d’intégrité du signal sur PCB haute fréquence.
HILPCB fabrique des PCB haute fréquence avec une épaisseur diélectrique contrôlée (±5%) pour un délai de propagation cohérent, et supporte des exigences de skew différentiel jusqu’à ±5 ps.
Dans ce guide
- Comprendre le délai de phase
- Calculer le délai de propagation
- Skew des paires différentielles
- Exigences de timing multi‑lanes
- Techniques de length matching
- Facteurs de fabrication affectant le délai
- Recommandations et bonnes pratiques
Comprendre le délai de phase
Les signaux ne se propagent pas instantanément dans les pistes PCB : ils avancent à une vitesse finie déterminée par le matériau diélectrique environnant. Ce délai de propagation a plusieurs conséquences importantes en conception haute fréquence.
Vitesse de propagation
Les signaux électromagnétiques dans le vide se propagent à la vitesse de la lumière (c ≈ 3×10⁸ m/s, soit environ 12 inches par nanoseconde). Dans les matériaux PCB, la propagation est plus lente d’un facteur lié à la constante diélectrique :
Vitesse = c / √Dk (approx., pour une stripline)
Pour du FR‑4 avec Dk ≈ 4.3, les signaux se propagent à environ la moitié de la vitesse de la lumière—environ 6 inches par nanoseconde.
Délai de phase vs group delay
Le délai de phase est le temps mis par une composante fréquentielle unique pour traverser la structure. Le group delay est la dérivée de la phase par rapport à la fréquence : il représente la propagation de l’enveloppe d’un signal modulé.
Dans des lignes idéales (non dispersives), délai de phase et group delay sont identiques. Dans des PCB réels où la constante diélectrique dépend de la fréquence, ils diffèrent légèrement—ce qui provoque de la distorsion.
Pourquoi le délai de phase est important
Le délai de phase devient critique lorsque :
- Des paires différentielles doivent rester équilibrées (skew)
- Plusieurs lanes doivent arriver simultanément (timing de bus)
- Des relations de phase doivent être préservées (systèmes RF)
- L’horloge et les données doivent s’aligner (interfaces source‑synchronous)
Calculer le délai de propagation
Une estimation précise du délai permet une analyse de timing correcte et de définir des exigences réalistes de length matching.
Formules de base
Stripline (piste entre deux plans) : Délai ≈ 85 ps/inch × √Dk
Microstrip (piste en couche externe) : Délai ≈ 85 ps/inch × √(0.475×Dk + 0.67)
La formule microstrip tient compte du fait que le champ est partiellement dans l’air (Dk=1) et partiellement dans le substrat.
Exemples de calcul
Pour du FR‑4 (Dk ≈ 4.3) :
- Stripline : 85 × √4.3 ≈ 176 ps/inch
- Microstrip : 85 × √(0.475×4.3 + 0.67) ≈ 140 ps/inch
Pour du Rogers RO4350B (Dk ≈ 3.48) :
- Stripline : 85 × √3.48 ≈ 159 ps/inch
- Microstrip : 85 × √(0.475×3.48 + 0.67) ≈ 128 ps/inch
Facteurs influençant le délai
Constante diélectrique (Dk) : un Dk plus élevé = propagation plus lente. Le Dk varie selon :
- Type de matériau (FR‑4 vs PTFE vs céramique)
- Fréquence (le Dk diminue généralement aux fréquences plus élevées)
- Température (effet généralement faible)
- Teneur en résine des prepregs (affecte le Dk composite)
Structure de piste : à matériau identique, le microstrip est plus rapide que la stripline car une partie du champ se propage dans l’air.
Rugosité du cuivre : effet mineur, mais la rugosité peut légèrement augmenter la longueur de trajet effective.
Délai de propagation selon le matériau
Skew des paires différentielles
La signalisation différentielle transmet les données comme différence de tension entre deux pistes complémentaires. Pour fonctionner correctement, les deux pistes doivent présenter le même délai : tout écart est appelé « skew ».
Qu’est‑ce qui cause le skew
Mismatch de longueur : la cause la plus évidente. Si une piste est plus longue, son délai augmente.
Distances de référence différentes : si les pistes P et N ont des distances différentes vers le plan de référence, elles voient un Dk effectif différent et donc des vitesses différentes.
Routage asymétrique : rayons de courbure, emplacements de vias ou transitions de couche différents entre P et N.
Effet fiber weave : dans une fibre de verre tissée, des pistes alignées sur les faisceaux de verre voient un Dk différent de pistes au‑dessus de zones riches en résine. Deux pistes adjacentes peuvent donc voir des Dk différents.
Effets du skew
Le skew convertit partiellement le différentiel en mode commun et dégrade les performances :
- Swing différentiel réduit
- EMI accrue (le mode commun rayonne davantage)
- Rejet de mode commun du récepteur dégradé
- Incertitude de timing au récepteur
Exigences de skew selon l’interface
| Interface | Skew max typique |
|---|---|
| USB 2.0 | < 100 ps |
| USB 3.x | < 15 ps |
| PCIe Gen 3 | < 5 ps |
| PCIe Gen 4/5 | < 3 ps |
| HDMI 2.1 | < 10 ps |
| 100G Ethernet | < 5 ps |
À 140 ps/inch, un skew de 5 ps correspond à environ 0.9 mil de différence de longueur : des tolérances extrêmement serrées qui exigent une conception et une fabrication très rigoureuses.
Exigences de timing multi‑lanes
Les interfaces haut débit modernes utilisent plusieurs lanes parallèles (PCIe x16, bus DDR, USB4). Ces lanes doivent rester alignées dans la fenêtre d’échantillonnage du récepteur.
Appariement intra‑paire (dans la paire différentielle)
Les pistes P et N d’une même paire différentielle doivent respecter l’exigence de skew décrite ci‑dessus. C’est l’exigence la plus stricte.
Appariement inter‑paires (entre lanes)
Les lanes doivent arriver dans une fenêtre temporelle, généralement liée à l’unit interval (UI) :
- PCIe : ±0.05 UI typique
- DDR : temps de setup/hold spécifiques par rapport au strobe
L’appariement inter‑paires est souvent moins strict que l’intra‑paire, mais reste important.
Appariement au niveau byte lane
Les interfaces mémoire regroupent souvent 8 bits de données avec un signal strobe. Tous les signaux d’un byte lane doivent être appariés au timing du strobe.
Exemple (DDR4) : exigence de skew data‑to‑strobe ~50‑100 ps
Distribution d’horloge
Les interfaces source‑synchronous transmettent l’horloge avec les données. Le routage de l’horloge exige :
- Un délai apparié vers tous les récepteurs
- Un skew minimal entre fronts d’horloge
- Un délai approprié par rapport aux données (setup/hold)
Techniques de length matching
L’appariement de longueur physique compense les différences de délai afin que les signaux arrivent simultanément.
Routage en serpentin (accordion)
La technique la plus courante : ajouter des méandres sur les pistes plus courtes pour égaliser la longueur.
Recommandations :
- Amplitude du serpentin : 3× la largeur de piste minimum
- Espacement entre segments : 3× la largeur de piste minimum (plus grand est préférable)
- Garder le serpentin compact, loin de l’autre piste de la paire
- Le placer près de la source du mismatch de longueur
Attention : un serpentin excessif peut créer de l’auto‑couplage. À très haute fréquence, des segments de serpentin peuvent rayonner.
Routage « trombone »
Allonge la piste via des coudes arrondis plutôt que des serpentins serrés. Moins de problèmes de couplage, mais consomme plus de place.
Appariement de vias
Chaque via ajoute du délai (~20‑30 ps typique). Appariez le nombre de vias entre pistes appariées, ou compensez via un ajustement de longueur.
Appariement des transitions de couche
Si des pistes changent de couche à des endroits différents, les délais accumulés diffèrent. Appariez les emplacements de transition lorsque c’est possible.
Placement des composants
Un placement stratégique réduit le besoin de length matching. Placez les extrémités des paires différentielles à distances égales ; alignez les extrémités des multi‑lanes.
Conversion length matching
Facteurs de fabrication affectant le délai
La conception définit un délai nominal ; la fabrication introduit des variations.
Variation d’épaisseur diélectrique
L’épaisseur diélectrique affecte le Dk effectif vu par les pistes. Des tolérances d’épaisseur de laminé de ±10% peuvent décaler le délai dans des proportions similaires.
Réduction : spécifiez une tolérance diélectrique plus serrée sur les couches critiques ; HILPCB propose un contrôle diélectrique ±5%.
Variation de Dk
Même au sein d’un même lot de matériau, le Dk varie :
- Selon la position sur le panneau
- Entre batches
- Avec la teneur en résine des prepregs
Réduction : utiliser des matériaux à tolérance Dk plus serrée ; communiquer les exigences critiques de délai au fabricant.
Effet fiber weave
Le tissu de verre du FR‑4 et de matériaux similaires est tissé (faisceaux de verre + canaux riches en résine). Les pistes alignées sur le verre voient un Dk effectif plus élevé que celles au‑dessus de la résine.
Réduction :
- Orienter les pistes par rapport au tissage (20° ou 45°)
- Utiliser du spread glass ou d’autres motifs de tissage
- Spécifier des matériaux atténuant l’effet weave pour les applications critiques
Registration et alignement de couches
Une mis‑registration entre couches peut déplacer la position des pistes par rapport aux plans de référence, affectant impédance et délai.
Capacité HILPCB : registration de couches ±15‑25 μm
Recommandations et bonnes pratiques
Recommandations concrètes pour gérer le délai de phase en conception HF.
Pendant la conception schématique
- Identifier tôt les nets critiques en délai
- Regrouper les signaux liés (paires différentielles, byte lanes)
- Tenir compte du pinout des composants pour un routage efficace
Pendant le layout
- Placer les composants appariés à distances égales
- Router les paires différentielles ensemble, pas séparément
- Apparier les transitions de couche entre signaux appariés
- Appliquer les serpentins près des coudes et des mismatches, pas en fin de piste
- Vérifier le length matching via des DRC
Considérations de stackup
- Utiliser un diélectrique cohérent sur les couches critiques en délai
- Tenir compte des effets diélectriques asymétriques en microstrip
- Spécifier la tolérance diélectrique pour des applications à délai apparié
Documentation
- Communiquer les exigences de délai au fabricant
- Spécifier un délai absolu si nécessaire (pas seulement une longueur)
- Indiquer les exigences de skew sur les nets critiques
- Noter les exigences matériaux spéciales (weave, tolérance Dk)
Vérification
- Simuler le timing avant fabrication
- Mesurer au TDR sur coupons de test
- Vérifier que les eye diagrams respectent les spécifications
Capacités HILPCB de délai de phase
HILPCB fabrique des PCB haute fréquence avec des caractéristiques de délai contrôlées :
Contrôle diélectrique : tolérance d’épaisseur ±5% sur les couches spécifiées pour un délai de propagation cohérent.
Registration : alignement de couches ±15‑25 μm pour des paires différentielles symétriques.
Matériaux : gamme complète de matériaux stables en Dk, incluant des options low‑Dk pour une propagation plus rapide.
Vérification du skew : appariement de délai différentiel vérifié via tests TDR avec une capacité de mesure de ±5 ps.
Options fiber weave : spread glass et matériaux à tissage alternatif disponibles pour les applications critiques.
Du prototype à la production, HILPCB fournit des caractéristiques de délai cohérentes pour les applications critiques en timing.
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