Bonjour, je suis le formateur principal de la HILPCB Design Academy. Lors des revues de conception PCB au quotidien, je constate que beaucoup d’ingénieurs — surtout les débutants — ne savent pas toujours comment traiter les plans d’alimentation et de masse, en particulier la conception des “Split Plane”. Un split mal exécuté peut introduire de graves problèmes d’intégrité du signal (SI) et de compatibilité électromagnétique (CEM), rendant les performances instables, voire empêchant le produit de fonctionner.
Dans ce split plane design guide détaillé, je pars des fondamentaux et je vous guide à travers stackup planning, placement modulaire, stratégie de routage et checks DRC finaux. L’objectif n’est pas seulement de vous aider à “dessiner” une carte, mais de vous aider à concevoir un PCB de haute qualité, fiable en performance et facile à fabriquer.
Trois questions fondamentales qu’un split plane design guide doit d’abord traiter
Avant d’ouvrir votre outil EDA, vous devriez pouvoir répondre clairement à trois questions. Elles déterminent si votre direction de conception est correcte.
1. Pourquoi fractionner le plan ? (Why Split?)
La motivation principale est l’isolation électrique. Sur une carte complexe, différents blocs ont des exigences très différentes sur la “propreté” du power/ground.
- Isolation multi‑rails : les designs SoC/FPGA modernes nécessitent souvent plusieurs rails (3.3V, 1.8V, 1.2V…). Un Split Power Plane est un moyen direct et efficace de distribuer l’alimentation, chaque zone correspondant à un domaine de tension indépendant.
- Isolation mixed‑signal : en mixed signal pcb layout, la masse numérique bruyante (DGND) et la masse analogique sensible (AGND) doivent être séparées. En fractionnant le plan de masse, vous réduisez le risque que le bruit de commutation numérique se couple via le plan vers l’analogique.
- Isolation high‑power vs low‑power : les étages de puissance (drivers moteur, drivers LED, etc.) génèrent de forts transitoires et du bruit. Isolez leur power/ground des blocs low‑power sensibles comme le MCU principal.
2. Quels risques introduit le split‑plane design ? (What are the Risks?)
Les split planes sont une arme à double tranchant. Ils résolvent des problèmes d’isolation, mais introduisent de nouveaux défis — le plus critique étant de casser le chemin de retour.
Le courant de retour high‑speed suit toujours le chemin d’impédance la plus faible vers la source. Avec un plan de référence intact, il circule juste sous la piste, formant une boucle compacte et confinant le champ électromagnétique. Mais si une piste traverse une “gap” de split, le courant de retour doit faire un détour, ce qui entraîne :
- Boucle plus grande : la boucle se comporte comme une antenne, augmentant les émissions (EMI) et la sensibilité aux interférences externes.
- Discontinuité d’impédance : un saut d’impédance provoque des réflexions et dégrade la qualité du signal.
- Diaphonie accrue : plus de fuite de champ augmente le couplage vers les pistes voisines.
3. Existe‑t‑il des alternatives ? (What’s the Alternative?)
Dans de nombreux cas, conserver un Solid Ground Plane unifié est un meilleur choix. Pour la distribution d’alimentation, au lieu de splitter un power plane dédié, vous pouvez :
- Utiliser un power Polygon Pour sur une couche signal : adapté aux courants faibles et quand la capacitance de plan n’est pas critique.
- Utiliser des couches d’alimentation dédiées tout en gardant la masse solide : sur des cartes 6 couches et plus, allouez une ou plusieurs couches à l’alimentation, mais gardez la couche adjacente au top signal comme plan GND continu, afin que les pistes high‑speed du top aient le meilleur chemin de retour.
La clé est de trouver l’équilibre entre isolation et SI. En high‑speed digital, un plan GND solide est proche d’un standard “gold”. Les chemins de retour et la continuité de référence sont traités plus en détail dans notre guide de conception de plan de masse PCB.
Le return path est l’un des concepts les plus importants en PCB design. Pour les signaux basse fréquence, le courant de retour suit le chemin de moindre résistance ; pour les signaux haute fréquence (souvent lié à la vitesse de front plus qu’à la fréquence), le courant de retour suit le chemin de moindre inductance. Ce chemin de moindre inductance est le plan de référence directement sous la piste. Quand une piste traverse une gap de split, ce chemin est coupé et le courant doit faire un détour — déclenchant les problèmes SI/PI/EMC décrits plus haut. Assurez‑vous toujours que vos signaux high‑speed disposent d’un plan de référence clair et continu.
Étapes de planification du stackup et des reference planes
Le stackup est la base de la conception PCB : il fixe la limite supérieure de performance dès le début du projet. Un bon stackup rend le routage beaucoup plus simple.
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Step 1 : Identifier tous les rails d’alimentation et types de signaux
Listez chaque rail de tension sur la carte (ex. 5V, 3.3V, 1.5V, 1.2V_Core, 1.8V_DDR) et les types de signaux clés (ex. 50Ω single‑ended, 100Ω différentiel, signaux analogiques, horloges).
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Step 2 : Choisir le nombre de couches et un stackup adapté
Sélectionnez le nombre de couches selon la densité de signaux, la complexité des power rails et le coût. Pour un **mixed signal pcb layout** avec split planes, 4 couches minimum sont recommandées ; 6 ou 8 couches offrent bien plus de flexibilité. HILPCB propose une riche bibliothèque de stackups standard et supporte la personnalisation — voir notre page multilayer PCB service.
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Step 3 : Allouer les plane layers et les signal layers
La règle principale : les couches de signaux high‑speed doivent être adjacentes à un plan de référence solide. Dans la plupart des cas, un plan GND est un meilleur référence qu’un plan VCC, car il est plus large et plus continu.
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Step 4 : Planifier les split regions
Sur la couche d’alimentation, définissez des zones split pour chaque tension selon le placement physique. Sur la couche GND, définissez les zones AGND et DGND. Gardez la “moat” (gap) modérée — 15–20 mil suffisent souvent — tout en garantissant l’isolation électrique.
Ci‑dessous un comparatif de stackups 4 couches et 6 couches pour illustrer la planification des split planes.
🔍 Options de stackup PCB : comparaison approfondie 4 couches vs 6 couches
| Dimension d’évaluation | Option classique 4 couches (Low Cost) | Option 6 couches haute performance (High SI/EMC) |
|---|---|---|
| Topologie stackup |
L1: Signal (Top)
L2: GND (Solid Plane) L3: Power (Split Plane) L4: Signal (Bottom) |
L1: Signal (Top) | L2: GND
L3: Inner Signal 1 L4: Inner Signal 2 L5: Power (Split) | L6: GND |
| Avantages |
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| Défis clés | Risque de return path : les signaux L4 référencent la couche power L3. Si L3 est split, traverser une gap peut provoquer une forte EMI radiation et des discontinuités d’impédance. | Compromis coût : par rapport à une carte 4 couches, le coût augmente typiquement de ~30%–50% et les exigences de registration en lamination sont plus strictes. |
| Recommandations | Électronique grand public, cartes de contrôle MCU mid/low speed. | High-speed digital circuits, front‑end RF, servo drives haute performance. |
Placement des composants et partitionnement fonctionnel
Le placement détermine le routage. En split‑plane design, le partitionnement physique est critique.
- Placement modulaire : diviser la carte en régions logiques “CPU + DDR”, “power conversion”, “analog acquisition”, “interfaces”.
- Le ground suit la région : placer les composants au‑dessus de leur région de masse correspondante. Par exemple, les analog parts (op‑amps, ADC, capteurs) devraient être au‑dessus d’AGND.
- Composants cross‑region : pour les composants devant couvrir plusieurs régions (ex. convertisseurs AD/DA), les placer sur la ligne de split entre AGND et DGND et aligner l’affectation des pins avec ce placement.
- Single‑point ground : si AGND et DGND doivent être connectés (souvent nécessaire), implémentez une connexion à point unique sous l’ADC/DAC via une résistance 0 Ω, une ferrite bead, ou un court‑circuit direct. Ce point doit être l’unique jonction pour contrôler les courants de bruit.
Stratégies de routage différenciées pour high‑speed, power et analog
Après le placement, le routage doit suivre des règles différentes selon les classes de signaux — en gardant toujours les split planes à l’esprit.
Signaux high‑speed et paires différentielles
Les signaux high‑speed sont les plus sensibles au return path. Suivez ces règles :
- Ne jamais traverser un split : toute piste high‑speed — en particulier clocks et paires différentielles de differential pair basics — ne doit pas traverser de gaps sur les plans de masse ou d’alimentation.
- Détourner ou “bridge” : si le franchissement est inévitable, détournez la piste pour rester sur la même région de plan, ou placez un “bridge capacitor” (Stitching Capacitor, typiquement 0.01uF–0.1uF) au niveau de la gap pour fournir un chemin à faible impédance au courant de retour.
Signaux analogiques et guard rings
Les pistes analogiques sensibles nécessitent une protection pour éviter le couplage du bruit digital.
- Utiliser
guard trace design: router des guard traces reliées à la masse (AGND) de part et d’autre d’une piste analogique sensible pour former un guard ring. Cela limite le couplage de champ électrique avec les pistes digitales voisines. “Stitcher” la garde à l’AGND plane via des vias à intervalles réguliers.
Routage de puissance
- Fanout depuis la couche power : pour les composants denses (BGA), power et ground se connectent souvent des split planes internes aux pads via des vias.
- Topologie en étoile : pour les sorties PMIC, la topologie en étoile est préférable — router des chemins d’alimentation séparés vers chaque bloc de charge afin de réduire les interférences entre charges.
Vérification combinée : DRC, SI et PI
Une fois le design terminé, la vérification est votre dernière ligne de défense.
DRC (Design Rule Check) : un DRC standard vérifie les règles physiques (spacing/width). Il est recommandé de créer un drc rule template pcb dédié, ou de vérifier manuellement que :
- aucune piste ne traverse des gaps de split ;
- aucune connexion supplémentaire AGND/DGND n’existe au‑delà du point unique prévu ;
- les guard rings sont correctement reliés à la masse.
SI/PI simulation : utiliser des outils professionnels (ex. Ansys SIwave, HyperLynx) pour l’analyse SI/PI. Ils visualisent les chemins de retour quand un signal franchit un split et quantifient l’impact sur l’eye diagram, le jitter et d’autres métriques.
HILPCB DFM review : avant fabrication, considérez fortement une revue DFM. L’équipe d’ingénierie HILPCB s’appuie sur l’expérience manufacturing pour vérifier que stackup et split‑plane fit la capability process et proposer des optimisations — afin que les problèmes soient détectés avant la production de masse.
📋 Checklist clé : plane‑design et routage high‑speed
| Élément de contrôle | Objectif de sign‑off (Success Criteria) | Outils et méthodes de vérification |
|---|---|---|
| 🛡️ Contrôle du franchissement des splits |
Règle zéro‑crossing : interdire aux clocks et paires différentielles high‑speed de traverser les gaps de plan de référence pour éviter sauts d’impédance et EMI. |
Configuration des règles DRC EDA, inspection visuelle manuelle, simulation SI CST/Sigrity |
| 🔗 Topologie de connexion des plans de masse |
Partition analog/digital : AGND et DGND ne doivent se connecter qu’au single‑point défini (star point) ou via ferrite bead. |
Analyse de connectivité netlist, checks de boucles de masse multipoints haute fréquence |
| 📏 Vérification d’impédance dynamique |
Tolérance d’impédance : confirmer que l’impédance caractéristique reste dans ±10% lors de transitions de routage à travers différentes régions de plan. |
Solveur de champ 2D/3D, système d’appairage d’impédance HILPCB |
| ⚡ Analyse des goulots d’étranglement du plan d’alimentation |
Contrôle de capacité de courant : éliminer les “bridges” trop étroits causés par le split ; garantir le courant de crête et maîtriser le DC IR‑Drop. |
Simulation PI DC Drop, analyse de densité thermique (Thermal Map) |
Comment préparer les design files et manufacturing deliverables
Une documentation manufacturing claire et complète est la clé pour fabriquer votre design correctement. Considérez cette section comme un mini pcb documentation tutorial.
- Gerber Files : graphismes de toutes les couches cuivre, soldermask, silkscreen, perçages, etc.
- IPC‑356 Netlist : utilisé pour les tests électriques en usine (bare‑board test) afin d’assurer l’absence d’open/short.
- Fabrication Drawing (fabrication notes) : le “blueprint” de communication avec l’usine. Il doit spécifier clairement :
- Stackup diagram : type de couches, matériaux (ex. FR‑4 TG170), épaisseur cuivre et diélectrique.
- Impedance requirements : quelles nets sont sous contrôle d’impédance et les valeurs cibles (ex. 100Ω ±10%).
- Laminate et surface finish : par exemple HASL Lead‑free et ENIG.
- Special process notes : blind/buried vias, via‑in‑pad (POFV), etc.
- BOM et Pick & Place files : pour l’approvisionnement composants et le placement SMT (part number, package, coordonnées) — particulièrement pour les projets nécessitant prototype assembly.
En tant que fabricant PCB de premier plan, HILPCB ne se contente pas de produire : nous participons profondément à votre processus de design. Nous offrons :
- Stackup avancé et contrôle d’impédance : plus de 30 laminés courants en stock, permettant des stackups précis et un contrôle d’impédance strict (jusqu’à ±5%), avec rapports TDR pour chaque lot de cartes high‑speed.
- Process de fabrication de précision : support HDI, flex‑rigid, heavy copper et autres procédés complexes pour répondre à des besoins variés.
- One‑stop service : de la fabrication PCB au sourcing composants et à l’assemblage SMT, nous fournissons un service turnkey complet pour simplifier la supply‑chain.
Itérer avec la revue de design HILPCB et le feedback de production
Enfin, la conception PCB n’est pas une activité isolée : c’est un processus itératif étroitement lié au manufacturing.
En collaborant avec un fabricant expérimenté comme HILPCB, vous obtenez un feedback précieux. Après commande, nos ingénieurs réalisent des checks DFM/DFA complets. Au‑delà des line width/spacing, nous nous concentrons sur les détails split‑plane pouvant créer des défis en fabrication, par exemple :
- Le cuivre dans les régions split est‑il trop fragmenté, augmentant le risque de warpage ?
- Le point de bridge AGND/DGND est‑il robuste, ou risque‑t‑il de se rompre à la gravure ?
- Les traces à impédance contrôlée disposent‑elles du reference plane prévu ?
Cette boucle positive design–manufacturing accélère votre progression. Du prototype à la production de masse, chaque cycle de feedback devient une expérience réutilisable pour éviter les risques et optimiser performance et coût.
Résumé
Maîtriser les principes d’un split plane design guide signifie passer du “simple routage” au véritable system design. Points clés :
- Clarifier l’intention : splitter pour isoler, mais surveiller en permanence le risque sur le return path.
- Planifier d’abord : un bon stackup et un bon placement, c’est déjà la moitié du succès.
- Router avec des règles : interdire aux signaux high‑speed de traverser les splits ; utiliser correctement bridging et guard rings.
- Fermer la boucle : combiner DRC, simulation et DFM review professionnelle pour détecter tôt les problèmes.
J’espère que ce tutoriel lèvera le brouillard autour du split‑plane design. Si vous faites face à des défis complexes, contactez l’équipe technique HILPCB : nous sommes heureux de partager notre connaissance et notre expérience pour vous aider à réussir.
Conclusion
En résumé, cet article utilise un split plane design guide pour expliquer de façon systématique le design thinking, le stackup planning, le routage et les checkpoints DRC, avec des checklists imprimables et des exemples pour accélérer la montée en compétence des débutants. En suivant la checklist et la fenêtre process, et en impliquant tôt l’équipe DFM/DFA de HILPCB, vous pouvez accélérer la livraison prototype et production tout en maintenant qualité et conformité.