PCB IPU: Affrontare le sfide di alta velocità e alta densità dei PCB per server di data center

Con la crescita esplosiva del cloud computing, dell'intelligenza artificiale e delle applicazioni di big data, i moderni data center si trovano ad affrontare colli di bottiglia prestazionali senza precedenti. Le architetture tradizionali incentrate sulla CPU faticano a gestire in modo efficiente carichi di lavoro massicci di rete, storage e sicurezza. In questo contesto, l'Infrastructure Processing Unit (IPU) è emersa come un fattore chiave nell'evoluzione delle architetture dei data center. Tuttavia, le potenti prestazioni delle IPU impongono anche richieste estreme alla loro piattaforma di supporto: il circuito stampato (PCB). Un PCB IPU non è solo una scheda di circuito; è un capolavoro ingegneristico che integra segnali ad alta velocità, consumo energetico massiccio e sfide termiche estreme.

In qualità di fornitore leader di soluzioni PCB, Highleap PCB Factory (HILPCB) sfrutta la sua profonda esperienza nella produzione di PCB ad alta velocità e alta densità per fornire eccezionali servizi di fabbricazione e assemblaggio di PCB IPU ai clienti globali di data center. Questo articolo approfondisce le principali sfide tecniche dei PCB IPU e dimostra come i processi avanzati e le capacità ingegneristiche di HILPCB aiutino i clienti a navigare con successo in questo campo complesso.

Cos'è un'IPU e il suo impatto rivoluzionario sulla progettazione di PCB?

L'IPU, a volte denominata Data Processing Unit (DPU) o SmartNIC, è un processore multi-core altamente programmabile. La sua missione principale è quella di scaricare i compiti infrastrutturali (come il networking virtualizzato, i protocolli di storage e le politiche di sicurezza) tradizionalmente gestiti dalle CPU, liberando così preziose risorse della CPU per concentrarsi sull'esecuzione delle applicazioni.

Questo cambiamento architetturale ha profonde implicazioni per la progettazione di PCB:

1. Interfacce I/O ad alta velocità massicce: Le IPU devono elaborare simultaneamente flussi di dati dalle CPU (tramite PCIe), dalle reti (tramite Ethernet ad alta velocità) e dallo storage (tramite NVMe-oF). Ciò significa che i PCB delle IPU devono supportare interfacce a velocità ultra-elevata come PCIe 5.0/6.0 e Ethernet 100G/200G/400G, con velocità di segnale che raggiungono 32 GT/s o superiori.
2. Densità di potenza sbalorditiva: Un'IPU ad alte prestazioni può facilmente superare i 300 watt di consumo energetico, superando di gran lunga le tradizionali schede di rete. Ciò richiede una rete di alimentazione (PDN) eccezionalmente robusta sul PCB per garantire un'erogazione di potenza stabile e pulita sotto carichi di corrente elevati.
3. Densità di routing senza precedenti: Le IPU utilizzano tipicamente grandi package Ball Grid Array (BGA) con conteggi di pin nell'ordine delle migliaia. Il routing di questi pin all'interno di uno spazio PCB limitato, rispettando rigorose regole per i segnali ad alta velocità, richiede tecnologie avanzate come High-Density Interconnect (HDI). Queste sfide elevano collettivamente le PCB IPU al vertice della moderna tecnologia di produzione di PCB, con complessità di progettazione e produzione che rivaleggiano con quelle delle schede madri dei server stessi.

Come le PCB IPU affrontano le sfide senza precedenti dell'integrità del segnale ad alta velocità?

L'integrità del segnale (SI) è la pietra angolare per garantire una trasmissione dati accurata e priva di errori nei collegamenti ad alta velocità ed è una delle sfide più scoraggianti nella progettazione di PCB IPU. Quando le velocità del segnale raggiungono decine di Gbps, anche le più piccole imperfezioni fisiche possono causare errori di dati o persino guasti al sistema.

Per affrontare queste sfide, la progettazione di PCB IPU deve aderire ai seguenti principi fondamentali:

• Applicazione di materiali a bassissima perdita: I materiali FR-4 tradizionali mostrano una perdita eccessiva alle alte frequenze e non possono soddisfare i requisiti. I progetti devono impiegare materiali laminati a bassissima perdita (ad es. Tachyon 100G) o a perdita estremamente bassa (ad es. Megtron 6/7/8) per minimizzare l'attenuazione del segnale.
• Precisione estrema nel controllo dell'impedenza: Le coppie differenziali ad alta velocità devono mantenere l'impedenza entro ±5% del valore target (ad es. 85Ω, 90Ω o 100Ω). Ciò richiede ai produttori di controllare con precisione lo spessore del rame, lo spessore del dielettrico e la larghezza della traccia. HILPCB raggiunge una precisione di controllo dell'impedenza leader del settore attraverso processi avanzati di incisione e laminazione.
• Progettazione e Ottimizzazione Avanzata dei Via: I via sono la principale fonte di discontinuità del percorso del segnale nelle schede multistrato. Per i PCB IPU, è necessario impiegare la tecnologia di retro-foratura per rimuovere gli stub dei via in eccesso, riducendo così le riflessioni del segnale. Contemporaneamente, i design ottimizzati di pad e anti-pad dei via sono fondamentali per minimizzare il crosstalk.
• Gestione del Crosstalk e del Timing: Nelle aree densamente instradate, l'accoppiamento elettromagnetico tra linee di segnale adiacenti può indurre crosstalk. Strategie di progettazione come l'aumento della spaziatura delle tracce, l'ottimizzazione degli strati di instradamento e l'uso di tracce di guardia di massa sono essenziali per sopprimere il crosstalk. Questo è particolarmente importante per garantire la stabilità del collegamento in protocolli a bassa latenza come RoCE PCB (RDMA over Converged Ethernet). Sia per i PCB Ethernet 50G emergenti che per le soluzioni mature, l'integrità del segnale è la pietra angolare delle prestazioni.

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Perché il design avanzato dello stack-up è la pietra angolare del successo delle PCB IPU?

Se i materiali sono la "carne e il sangue" di una PCB IPU, allora il design dello stack-up è il suo "scheletro". Una struttura di stack-up ben progettata è il prerequisito per ottenere una buona integrità del segnale, integrità dell'alimentazione e prestazioni termiche. Per una tipica PCB IPU con 20 o più strati, il suo design dello stack-up è molto più complesso di quanto si possa immaginare.

Le considerazioni chiave includono:

• Accoppiamento stretto tra strati di segnale e piani di riferimento: Gli strati di segnale ad alta velocità devono essere adiacenti a un piano di massa (GND) o di alimentazione (PWR) completo e ininterrotto. Questa struttura a microstriscia o stripline fornisce un percorso di ritorno chiaro, controlla efficacemente l'impedenza e sopprime le interferenze elettromagnetiche (EMI).
• Disposizione strategica degli strati di alimentazione e massa: L'accoppiamento degli strati di alimentazione e massa crea un condensatore a piastre parallele naturale, fornendo un percorso a bassa impedenza per le correnti ad alta frequenza, il che è fondamentale per migliorare l'integrità dell'alimentazione.
• Stackup simmetrico ed equilibrato: Per prevenire la deformazione del PCB causata da stress termici irregolari durante i processi di produzione e assemblaggio, il design dello stackup deve mantenere la simmetria. Gli ingegneri HILPCB conducono rigorosi controlli di simmetria durante la fase di progettazione.
• Applicazione approfondita della tecnologia HDI: Per affrontare le sfide di fan-out poste dalle migliaia di pin del chip IPU, è necessario impiegare la tecnologia HDI PCB. Utilizzando microvias (forati al laser) e vias interrati, è possibile realizzare interconnessioni ad alta densità tra gli strati senza sacrificare l'area della scheda, liberando così spazio prezioso per il routing critico dei segnali. Questa tecnologia è altrettanto vitale per i complessi PCB degli switch TOR.

Come costruire una robusta rete di distribuzione dell'alimentazione (PDN) per chip IPU con centinaia di watt?

Alimentare un chip IPU con un consumo energetico fino a 300 watt e una corrente di lavoro superiore a 200 ampere è la prova definitiva dell'integrità dell'alimentazione (PI). Una PDN mal progettata può portare a gravi cadute di tensione (IR Drop) e rumore, influenzando direttamente il funzionamento stabile dell'IPU.

La costruzione di una PDN robusta richiede un approccio sistematico:

1. Layout ottimizzato dei VRM multifase: I moduli regolatori di tensione (VRM) dovrebbero essere posizionati il più vicino possibile al chip IPU per accorciare i percorsi ad alta corrente e ridurre resistenza e induttanza.
2. Piani di alimentazione e massa ad ampia superficie: L'utilizzo di più strati completi di alimentazione e massa, insieme alla tecnologia a rame pesante, può ridurre significativamente la resistenza DC del PDN.
3. Array massivo di condensatori di disaccoppiamento: Centinaia di condensatori di disaccoppiamento con valori di capacità variabili devono essere disposti densamente sotto l'area BGA del chip IPU. Questi condensatori formano una rete di filtraggio completa dalle basse alle alte frequenze, fornendo un rifornimento istantaneo di energia durante i cambiamenti di carico transitori.
4. Design di via a bassa induttanza: Le reti di alimentazione e massa richiedono numerosi via per collegare diversi strati. L'ottimizzazione del design dei via, come l'uso di "array di via" formati da più via paralleli, può ridurre efficacemente l'induttanza del percorso.

Dalle prime PCB Ethernet 10G alle attuali PCB Ethernet 40G, la complessità del design dell'alimentazione è cresciuta esponenzialmente, e le PCB IPU hanno spinto questa sfida a nuove vette.

Soddisfa i requisiti più complessi di cablaggio e strati di alimentazione Spessore scheda/Rapporto d'aspetto 18:1 Garantisce l'affidabilità della placcatura per schede spesse con fori profondi Larghezza/spaziatura minima della traccia 2.5/2.5 mil (0.0635mm) Supporta il fan-out BGA ad alta densità e il routing di coppie differenziali Tolleranza di controllo dell'impedenza ±5% Garantisce la qualità della trasmissione del segnale ad alta velocità Controllo della profondità di retroforatura ±0.05mm Rimuove con precisione i monconi di via per ottimizzare l'integrità del segnale Materiali supportati Megtron, Tachyon, Rogers, ecc. Offre una gamma completa di opzioni di materiali ad alta velocità e alta frequenza