Produzione di PCB ad Alta Velocità | 25–112 Gbps (venticinque a centododici) | PCIe Gen5/Gen6 | Impedenza ±5%
PCB digitali ad alta velocità per canali PAM4/NRZ: 25–112 Gbps (venticinque a centododici gigabit al secondo) SerDes, PCIe Gen5/Gen6, back-drilling, stackup a bassa perdita e ultra-bassa perdita, e impedenza controllata ±5% (più o meno cinque percento) verificata da TDR/VNA. Prototipi rapidi in sette giorni (sette giorni).
Ottimizzazione del Canale e Gestione del Budget di Perdita
Progetta canali PAM4/NRZ per massimizzare l'altezza dell'occhio e il margine BERQuando il tempo di salita scende sotto i 100–200 ps (da cento a duecento picosecondi) o la velocità dei dati supera i 10 Gbps (dieci gigabit al secondo), il comportamento dell'interconnessione domina le prestazioni complessive del sistema. Il nostro design ad alta velocità si concentra su tre pilastri: perdita di inserimento (materiale Df 0,001–0,004 — zero virgola zero zero uno a zero virgola zero zero quattro), controllo dell'impedenza (tolleranza target ±5% — più/meno cinque percento) e impedenza della rete di distribuzione di potenza (PDN). Utilizzando design a impedenza controllata e rimozione dei monconi residui tramite back-drilling, manteniamo un'altezza dell'occhio aperta e un jitter controllato per soddisfare i budget di equalizzazione CTLE/DFE e obiettivi BER fino a 10⁻¹² (un errore per trilione di bit).
La selezione del materiale si allinea sia al budget di perdita che alla portata del segnale. Ad esempio, Megtron 6 (Df ≈0,002 — zero virgola zero zero due a 10 GHz) supporta 28 Gbps NRZ su 12–15 pollici (da dodici a quindici pollici).
Tachyon 100G e Isola I-Speed con rame a bassa rugosità estendono i canali PAM4 da 56–112 Gbps (da cinquantasei a centododici gigabit al secondo) a 20–25 pollici (da venti a venticinque pollici). Il rame a basso profilo (Ra ≤1,5 μm — minore o uguale a uno virgola cinque micrometri) riduce la perdita di inserzione del 3–8% (da tre a otto percento) rispetto alle foglie standard. Per l'ottimizzazione del dielettrico, consulta la nostra guida ai materiali ad alta frequenza e le opzioni di HDI PCB stackup.
Rischio Critico: Transizioni di via scadenti, cambiamenti non controllati del piano di riferimento o effetti della trama della fibra possono portare a skew, conversione di modalità e chiusura dell'occhio oltre la capacità di recupero. Lo spessore di placcatura incoerente aumenta anche la risonanza del moncone di via e la perdita di ritorno, degradando la conformità del canale.
La Nostra Soluzione: Applichiamo simulazione di integrità del segnale utilizzando parametri S e risolutori di campo 3D per la validazione pre-layout. L'ottimizzazione delle via è verificata tramite back-drilling e correlazione TDR/VNA per garantire che la variazione di impedenza rimanga entro ±3% (più/meno tre percento). Ogni design è sottoposto a validazione tramite riflessione nel dominio del tempo (TDR) e diagramma dell'occhio secondo la conformità IEEE 802.3/CEI. Per sistemi a portata ultra-lunga o misti, costruzioni ibride che combinano backplane PCB e PCB ad alta frequenza raggiungono un equilibrio tra integrità del segnale e controllo termico.
- Impedenza differenziale 85/90/100 Ω (ohm) ±5% (più/meno cinque percento) verificata da TDR
- Materiale Df 0,001–0,004 @10 GHz (zero virgola zero zero uno a zero virgola zero zero quattro a dieci gigahertz)
- Moncone residuo da back-drilling <10 mil (meno di dieci mils) per 56 Gbps e superiori (cinquantasei e superiori)
- Mitigazione dello skew della trama della fibra: ±7° (più/meno sette gradi) di routing o spread-glass
- Modellazione dell'impedenza target PDN per soddisfare la corrente transitoria
- Tolleranza della lunghezza della coppia ≤5–10 mil (minore o uguale a cinque-dieci mils)
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Controllo statistico del processo e precisione di registrazione per la coerenza da lotto a lottoManteniamo la variazione dell'impedenza di produzione entro ±5% (più/meno cinque percento) compensando lo spessore del dielettrico e la larghezza della traccia. LDI controlla la larghezza della traccia a ±10% (più/meno dieci percento) del nominale; la registrazione interstrato rimane entro ±25–50 μm (più/meno venticinque-cinquanta micrometri). La perforazione posteriore multi-profondità produce monconi residui <10–15 mil (meno di dieci-quindici mils) per 25–28 Gbps (venticinque-ventotto); 112 Gbps (centododici) mira a ~5 mil (circa cinque mils).
La laminazione sequenziale supporta stackup ibridi (ultra/bassa perdita dove serve, FR-4 altrove), riducendo il costo dei materiali del 30–50% (trenta-cinquanta percento) preservando i budget del canale. Il controllo del flusso di resina previene l'esposizione del vetro che potrebbe alterare il Dk locale. Vedi flusso di produzione HF/HS. Per strati di distribuzione di potenza pesanti nello stesso design, valuta le nostre capacità di PCB a rame spesso per la robustezza del PDN.
- Controllo larghezza traccia LDI ±10% (più/meno dieci percento)
- Perforazione posteriore multi-profondità con verifica a sezione trasversale
- Stackup ibridi: materiali ultra-bassa perdita più standard
- Registrazione strato-strato ±25–50 μm (più/meno venticinque-cinquanta micrometri)
- Adesione del rame a bassa rugosità con alternative all'ossido
Specifiche Tecniche per PCB Digitali ad Alta Velocità
Ottimizzato per 10 Gbps NRZ fino a 112 Gbps PAM4 (da dieci a centododici gigabit)
| Parametro | Capacità Standard | Capacità Avanzata | Standard |
|---|---|---|---|
Layer Count | 2–20 strati (da due a venti) | Fino a 48 strati (fino a quarantotto) | IPC-2221 |
Base Materials | Isola I-Speed, RO4350B | Megtron 6/7, Tachyon 100G, PTFE | IPC-4103 |
Board Thickness | 0.8–2.4 mm (da zero punto otto a due punto quattro) | 0.4–5.0 mm (da zero punto quattro a cinque punto zero; ±5% — più/meno cinque percento) | IPC-A-600 |
Copper Weight | 0.5–2 oz (da zero punto cinque a due once) | Fino a 5 oz (fino a cinque once; strati PDN) | IPC-4562 |
Min Trace/Space | 75/75 μm (3/3 mil; settantacinque per settantacinque micrometri) | 50/50 μm (2/2 mil; cinquanta per cinquanta micrometri) | IPC-2221 |
Dielectric Constant (Dk) | 3.0–4.5 (da tre punto zero a quattro punto cinque) | <3.0 (meno di tre punto zero; classe PTFE) | Material datasheet |
Loss Tangent (Df) | <0.005 @10 GHz (meno di zero punto zero zero cinque a dieci gigahertz) | ≤0.002 @10 GHz (meno o uguale a zero punto zero zero due a dieci gigahertz) | Material datasheet |
Impedance Control | ±10% (più/meno dieci percento) | ±5% (più/meno cinque percento; scopri di più) | IPC-2141 |
Surface Finish | ENIG, Immersion Silver | ENEPIG, Soft/Hard Gold | IPC-4552/4556 |
Quality Testing | TDR, AOI, E-Test | VNA, Eye Diagram, Jitter | IPC-9252 |
Certifications | ISO 9001, UL, IPC Class 3 | IATF 16949, AS9100 | Industry standards |
Lead Time | 7–15 giorni (da sette a quindici giorni) | Cinque giorni (cinque giorni) accelerato | Production schedule |
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Instradamento Differenziale e Continuità del Piano di Riferimento
Obiettivi comuni: PCIe 85 Ω, Ethernet 90 Ω, generico 100 Ω (ohm). La microstriscia è più facile da instradare ma irradia di più; la stripline migliora l'isolamento con un leggero costo in perdite dielettriche; il broadside supporta la densità ma richiede il controllo dello skew. Lo skew della trama in fibra è mitigato da un instradamento di ±7° (più o meno sette gradi) o da tessuti in vetro disperso. Vedi ottimizzazione dell'impedanza ad alta velocità e le nostre capacità complementari per PCB ad alta frequenza nei domini RF all'interno di sistemi misti.
Le vie sono la principale discontinuità: regola gli anti-pad rispetto al trapano/stackup, posiziona recinzioni di vie di massa entro 0,5–1,0 mm (zero punto cinque a uno punto zero millimetri) per mantenere i percorsi di ritorno. Il back-drilling rimuove gli stub non funzionali; a 28 Gbps (ventotto), gli stub residui sopra ~15 mil (circa quindici mils) possono creare tacche di perdita di inserzione vicino a Nyquist.
Decomposizione delle Perdite e Margine di Equalizzazione
Oltre 5–10 GHz (cinque a dieci gigahertz), la perdita dielettrica domina; la perdita del conduttore cresce con la radice quadrata della frequenza a causa dell'effetto pelle. La perdita di inserzione totale a Nyquist determina le esigenze di equalizzazione: oltre 15–20 dB (quindici a venti decibel) richiede tipicamente CTLE più DFE. Le riflessioni (Sdd11) sono comunemente mirate a meglio di −10 dB (meno dieci decibel). Usiamo EM 3D per modellare vie/connettori/capacità AC; il controllo della diafonia mantiene FEXT sotto −40 dB (meno quaranta decibel). Vedi pratica di test TDR. Per interconnessioni a curva stretta tra schede o moduli, esplora le nostre opzioni per PCB flessibili.
Validazione delle Prestazioni e SPC
Il TDR con un bordo di 35 ps (trentacinque picosecondi) localizza gli spostamenti di impedanza a ±2 mm (più o meno due millimetri). Il VNA misura da DC a 40 GHz (corrente continua a quaranta gigahertz) con un'incertezza Sdd21 di ±0,1 dB (più o meno zero punto uno decibel). I controlli di consistenza includono: spessore del rame ±10% (più o meno dieci percento), spessore dielettrico ±5% (più o meno cinque percento) e geometria corrispondente agli obiettivi di progettazione. La lunghezza residua del back-drill è confermata dalla sezione trasversale. La lavorazione IPC Classe 3 e l'SPC mantengono un Cpk chiave ≥1,33 (maggiore o uguale a uno punto tre tre).
Casi d'Uso per AI, Datacom e 5G
Data center/AI: schede di linea da 56–112 Gbps (cinquantasei a centododici) e progetti di backplane, venti a trenta strati con stackup ibridi; ultra-bassa perdita solo sugli strati critici; tipica portata del canale 30–40 pollici (trenta a quaranta pollici). L'impedanza target PDN <1 mΩ (meno di un milliohm) @100 MHz (a cento megahertz) supporta transitori >100 A (più di cento ampere).
5G: fronthaul da 25 Gbps che coesiste con mmWave a 28/39 GHz (ventotto/trentanove); stackup e transizioni partizionati accoppiano domini RF e ad alta velocità. Vedi tecnologia PCB 5G.
Garanzia Ingegneristica & Certificazioni
Esperienza: programmi di volume a 25–112 Gbps con back-drill, vias ciechi/sepolti e rame a bassa rugosità.
Competenza: field-solver più EM 3D per vias/connettori; SPC su impedenza/registrazione/placcatura; Cpk ≥1.33 (maggiore o uguale a uno punto tre tre).
Autorevolezza: IPC-6012 Classe 3, IATF 16949, AS9100; documentazione pronta per audit.
Affidabilità: MES collega codici di lotto e serializzazione a dati TDR/VNA; report di lotto disponibili.
- Controlli di processo: spessore dielettrico, registrazione, rugosità del rame, residui di back-drill
- Tracciabilità: serializzazione, tracciabilità del lotto, digital traveler
- Validazione: TDR/VNA, sezioni trasversali, stress termico/umidità
Domande frequenti
Quando dovrei passare da FR-4 a materiali a bassa o ultra-bassa perdita?
Back-drilling vs laminazione sequenziale (vias ciechi/sepolti): come scelgo?
Come stimo l'impedenza target del PDN?
Il FR-4 standard può supportare 25 Gbps?
Come posso mitigare lo skew della trama delle fibre?
Quale finitura superficiale è migliore per l'alta velocità?
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