В волне искусственного интеллекта (ИИ) и высокопроизводительных вычислений (HPC) проектирование чипов продвигается к эре гетерогенной интеграции с использованием чиплетов и 2.5D/3D-упаковки. SoC, HBM и модули ввода/вывода в этих передовых корпусах соединены через десятки тысяч микровыступов и RDL (слоев перераспределения) высокой плотности, что создает беспрецедентные проблемы для точности изготовления и надежности сборки несущих печатных плат (PCB). Когда физические зонды не могут получить доступ к этим глубоко встроенным точкам подключения, традиционные методы внутрисхемного тестирования (ICT) становятся неэффективными. В этот момент Boundary-Scan/JTAG (стандарт IEEE 1149.1) является не просто методом тестирования, а основной опорой на протяжении всего жизненного цикла несущих плат ИИ-чипов, от проектирования и верификации до массового производства. Как системный архитектор, специализирующийся на передовых межсоединениях, я глубоко понимаю, что в плотно упакованных медных столбиковых межсоединениях и структурах со стекированием микроотверстий даже малейший дефект может привести к отказу всего дорогостоящего модуля. Boundary-Scan/JTAG предоставляет элегантный, неинвазивный метод электрического тестирования, способный точно проверять качество пайки компонентов с высокой плотностью упаковки, таких как BGA и LGA, обеспечивая бесшовные межсоединения между чиплетами. Он стал критически важным для успешной валидации сложных HDI печатных плат и несущих плат ИС на этапах строгих NPI EVT/DVT/PVT. Ведущие производители, такие как Highleap PCB Factory (HILPCB), достигают высоконадежных комплексных решений, глубоко интегрируя тестирование JTAG с передовыми производственными процессами.

Что делает Boundary-Scan/JTAG краеугольным камнем архитектур чиплетов ИИ?

Современные ускорители ИИ часто используют многокристальные конструкции, интегрируя несколько вычислительных, запоминающих и I/O чиплетов на одном кремниевом интерпозере или органической несущей плате. Связь между этими чиплетами основана на десятках тысяч высокоплотных, короткодистанционных межсоединений. Поскольку выводы корпусов BGA (ball grid array) и LGA (land grid array) полностью скрыты под чипом, традиционные методы физического зондового тестирования не могут получить доступ к этим паяным соединениям. Технология Boundary-Scan/JTAG решает эту проблему путем интеграции крошечной «тестовой ячейки» (Boundary Scan Cell) в выводы ввода-вывода каждого чипа. Эти ячейки соединены через последовательный путь (т.е. «цепочку сканирования») для формирования полного тестового шины. Через стандартный порт доступа к тесту (TAP) инженеры могут:

1. Управлять состояниями выводов: Устанавливать любой вывод ввода-вывода в состояние высокого, низкого или высокоимпедансного уровня.
2. Захватывать состояния выводов: Считывать уровень сигнала на любом выводе ввода-вывода.

Эта возможность «виртуального зонда» позволяет нам точно проверять каждое соединение между чипами, а также между чипами и несущими платами без физического контакта. Для сложных процессов SMT-монтажа JTAG является наиболее эффективным средством проверки тысяч паяных соединений BGA (на наличие коротких замыканий, обрывов или холодных паек), и его важность незаменима.

Как JTAG ускоряет процесс внедрения продукта NPI EVT/DVT/PVT?

На различных этапах внедрения нового продукта (NPI) время имеет решающее значение. Boundary-Scan/JTAG играет жизненно важную роль в ускорении отладки и проверки аппаратного обеспечения, значительно сокращая цикл от прототипирования до массового производства.

• Фаза EVT (Engineering Validation Test): Когда поступают первые прототипные платы, JTAG является первым используемым инструментом отладки. Инженеры могут быстро выявлять короткие замыкания и обрывы, вызванные ошибками проектирования или ранними производственными дефектами, посредством тестирования межсоединений JTAG, тем самым проверяя базовую электрическую целостность платы. Это позволяет избежать трудоемких тестов включения и функциональных тестов на ненадежном оборудовании.
• Фаза DVT (Design Verification Testing): На этом этапе JTAG используется более широко. Он применяется не только для тестирования межсоединений, но и для внутрисистемного программирования (ISP), такого как прошивка микропрограмм для встроенных FPGA, CPLD или флэш-памяти. Кроме того, порт JTAG может получать доступ к внутренним отладочным модулям чипа, помогая инженерам-программистам в низкоуровневой отладке оборудования для обеспечения надлежащего взаимодействия аппаратного и программного обеспечения.
• Фаза PVT (Production Verification Testing): Когда проект переходит в массовое производство, тестовые скрипты JTAG интегрируются в автоматизированное тестовое оборудование (ATE), становясь стандартной процедурой на производственной линии. Это гарантирует, что каждая произведенная плата проходит строгие структурные испытания, закладывая прочную основу для последующего функционального тестирования. Можно сказать, что надежная стратегия тестирования JTAG является ключевой гарантией успеха процесса NPI EVT/DVT/PVT.

Может ли JTAG обнаруживать дефекты, выходящие за рамки простых коротких замыканий и обрывов?

Ответ — да. Хотя базовое тестирование межсоединений является наиболее известным применением Boundary-Scan/JTAG, его возможности выходят далеко за эти рамки. Современные инструменты и методы JTAG расширились до более широких областей:

• Логическое и функциональное взаимодействие: Управляя выводами микросхемы, можно моделировать определенные логические состояния для проверки правильности функционирования периферийных цепей (таких как подтягивающие/стягивающие резисторы и шинные приемопередатчики).
• Внутрисхемное программирование (ISP): JTAG является наиболее часто используемым интерфейсом для программирования и обновления встроенной энергонезависимой памяти (напр., Flash, EEPROM) и программируемых логических устройств (FPGA/CPLD).
• Доступ к отладочным модулям на кристалле: Многие сложные СнК (такие как процессоры на ядрах ARM или RISC-V) интегрируют мощные отладочные модули (например, ARM CoreSight). Порт JTAG является стандартным интерфейсом для доступа к этим модулям, позволяя разработчикам устанавливать точки останова, пошагово выполнять код, проверять регистры и память, а также выполнять глубокую отладку программного обеспечения и прошивки.
• Посткремниевая валидация: На этапе проектирования чипа JTAG также используется для верификации и отладки внутренней логики чипа, служа критически важным методом для обеспечения функциональной корректности.

Эти расширенные возможности превратили JTAG из простого инструмента производственного тестирования в мощную платформу, охватывающую весь жизненный цикл продукта, включая проектирование, разработку, производство и обслуживание.

Как Boundary-Scan взаимодействует с другими методами контроля?

В современном электронном производстве ни одна отдельная методика тестирования не является универсальным решением. Комплексная система обеспечения качества требует объединения нескольких методов контроля для формирования взаимодополняющих стратегий тестирования. Boundary-Scan/JTAG играет центральную роль в электрической верификации, тесно сотрудничая с методами физического контроля.

• SPI (Solder Paste Inspection): В начале процесса SMT-монтажа SPI используется для проверки объема, формы и расположения паяльной пасты, нанесенной на контактные площадки печатной платы. Это первая линия защиты от дефектов пайки.
• AOI (Автоматическая Оптическая Инспекция): После установки компонентов и пайки оплавлением AOI использует камеры высокого разрешения для проверки положения, ориентации, полярности компонентов, а также наличия очевидных визуальных дефектов, таких как перемычки или шарики припоя.
• Рентгеновский Контроль: Для компонентов с нижними выводами, таких как BGA и LGA, AOI не может проверять их паяные соединения. В таких случаях требуется рентгеновская технология из SPI/AOI/рентгеновского контроля, чтобы проникнуть в чип и исследовать скрытые дефекты, такие как форма и размер шариков припоя, пустоты, короткие замыкания или эффекты Head-in-Pillow.

Однако, даже если все SPI/AOI/рентгеновские проверки пройдены, это не гарантирует 100% надежности электрического соединения. Например, микроскопические трещины, не обнаруживаемые рентгеном (такие как обрывы цепи, вызванные эффектами Black Pad), или функциональные сбои не могут быть выявлены путем физического осмотра. Именно здесь Boundary-Scan/JTAG демонстрирует свое уникальное преимущество, проводя электрические тесты для подтверждения проводимости каждого соединения, обеспечивая тем самым качество конечного продукта. Услуги по монтажу SMT HILPCB сочетают эти передовые технологии контроля с тестированием JTAG для предоставления клиентам высококачественных продуктов PCBA.

Какие правила DFT требуются для реализации JTAG на подложках высокой плотности?

Для обеспечения надежной работы Boundary-Scan/JTAG необходимо строго следовать принципам проектирования для тестируемости (DFT) на этапе проектирования. Эти правила особенно важны для печатных плат на основе ИС-подложек, несущих чипы ИИ:

1. Полная цепочка сканирования: Убедитесь, что все устройства, поддерживающие JTAG, соединены последовательно в одной или нескольких цепочках сканирования. Целостность цепочки является основой тестирования, и любая точка разрыва приведет к отказу всей цепочки.
2. Целостность сигнала: Тактовый сигнал JTAG (TCK) очень чувствителен к качеству сигнала. При трассировке печатной платы дорожки TCK должны быть как можно короче, удалены от источников шума и могут требовать оконечных резисторов для подавления отражений.
3. Четкий доступ к TAP: Выводы порта доступа к тестированию (TAP) (TCK, TMS, TDI, TDO, TRST) должны быть выведены на легкодоступные тестовые точки или стандартные разъемы для удобной отладки и производственного тестирования.
4. Сдвиг уровня: Когда цепочка сканирования содержит чипы с различными напряжениями ввода/вывода, между ними должны использоваться соответствующие преобразователи уровня для обеспечения надежной передачи сигнала.
5. Корректные файлы BSDL: Каждый чип, поддерживающий JTAG, имеет соответствующий файл BSDL (Boundary Scan Description Language), который описывает его структуру JTAG. Инженеры-разработчики и тестировщики должны получать и использовать корректные файлы BSDL от поставщика чипов; в противном случае инструмент тестирования не сможет распознать чип. Как опытный производитель печатных плат, инженерная команда HILPCB предоставляет профессиональные рекомендации DFM/DFT на этапе анализа проекта для обеспечения надежной конструкции JTAG и предотвращения дорогостоящих доработок в дальнейшем.

Как JTAG подтверждает эффективность процесса оплавления BGA с низким содержанием пустот?

Оплавление BGA с низким содержанием пустот является ключевой целью процесса в производстве высоконадежной электроники. Пустоты в паяных соединениях BGA снижают механическую прочность и теплопроводность и со временем могут привести к отказам. В то время как рентгеновский контроль является основным методом обнаружения пустот, Boundary-Scan/JTAG играет роль окончательного "судьи" в этом процессе.

Оптимизированный профиль оплавления BGA с низким содержанием пустот (включая предварительный нагрев, выдержку, пиковую температуру и скорость охлаждения) направлен на максимальное удаление летучих компонентов флюса, тем самым минимизируя пустоты. После процесса рентгеновский контроль может количественно проанализировать, соответствует ли процент пустот спецификациям. Однако некоторые скрытые дефекты, такие как "head-in-pillow" (неполное слияние между шариками припоя и пастой) или микротрещины, могут быть трудноразличимы на рентгеновских снимках, но могут вызывать электрические обрывы или нестабильные соединения. JTAG-тестирование позволяет точно выявлять эти электрические неисправности. Если JTAG сообщает о многочисленных отказах межсоединений на платах, прошедших рентгеновский контроль, это убедительно свидетельствует о системных проблемах в процессе оплавления. Анализируя места отказов, сообщаемые JTAG, инженеры-технологи могут уточнить параметры оплавления для достижения действительно высоконадежного BGA-оплавления с низким содержанием пустот.

Какую роль играет JTAG в прослеживаемости и интеграции систем MES?

На умных, автоматизированных современных заводах Прослеживаемость/MES (Manufacturing Execution System) является ядром для обеспечения контроля качества и процессов. Система должна записывать все критические данные каждой печатной платы во время производства, от партий материалов до параметров процесса и результатов испытаний. Результаты тестирования Boundary-Scan/JTAG являются критически важным источником данных для систем Прослеживаемости/MES. После того как каждая плата проходит тестирование JTAG, ее уникальный серийный номер связывается с подробными журналами тестирования и загружается в базу данных MES. Эти журналы включают не только простые результаты «пройдено/не пройдено», но также могут содержать:

• Конкретные неисправные выводы и названия цепей.
• Время, затраченное на тест.
• Информация о тестовом оборудовании и операторе.
• Версии программного обеспечения и прошивки, используемые во время тестирования.

Когда возникают проблемы с качеством, эти данные становятся золотой жилой. Например, если анализ системы MES выявляет аномально высокий процент отказов JTAG на одной и той же цепи для конкретной партии плат, инженеры могут быстро отследить потенциальную причину — будь то дефектная партия компонентов или дрейф параметров в машине для установки компонентов. Эта возможность анализа первопричин на основе данных необходима для постоянного улучшения производственных процессов и увеличения выхода годных изделий. Без точных данных об электрических неисправностях, предоставляемых JTAG, ценность системы Прослеживаемости/MES значительно снизится.

Получить предложение по печатным платам

Заключение

В сложном мире межсоединений чипов ИИ и подложек печатных плат, Boundary-Scan/JTAG превратился из простого метода тестирования в критически важную техническую платформу, поддерживающую весь жизненный цикл продукта. Он решает проблемы физического тестирования, вызванные высокой плотностью упаковки, ускоряет переход от NPI EVT/DVT/PVT к массовому производству и синергетически работает с методами контроля, такими как SPI/AOI/рентгеновский контроль, для обеспечения всестороннего контроля качества для сложной SMT-сборки. Кроме того, благодаря глубокой интеграции с системами отслеживания/MES, JTAG предоставляет бесценные данные электрических испытаний для интеллектуального производства.

Успешное преодоление проблем аппаратного обеспечения ИИ требует не только передового дизайна, но и партнера с глубоким опытом в DFT, передовых производственных процессах и комплексных стратегиях тестирования. Используя свой обширный опыт в области подложек ИС и межсоединений высокой плотности, а также свои комплексные сервисные возможности от производства печатных плат до сборки под ключ, HILPCB стремится помочь клиентам превратить сложные проекты ИИ в высоконадежные продукты. Мы верим, что благодаря тесному сотрудничеству мы сможем вместе решать проблемы и использовать основные технологии, такие как Boundary-Scan/JTAG, для обеспечения успеха ваших продуктов ИИ следующего поколения.

Related links

• HDI печатных плат
• Услуги по монтажу SMT
• печатных плат на основе ИС-подложек
• сборки под ключ