Печатные платы-подложки ИС (ABF/BT) | Тонкие линии SAP, многослойные микропереходы, шаг 0.25–0.40 мм
Органические подложки IC для продвинутой упаковки: полуаддитивный процесс (SAP) 15–20 мкм линия/промежуток, многослойные микропереходы 25–50 мкм, ABF/BT слоистая структура, готовность к флип-чипу с контролируемой деформацией и импедансом ±5%.
Производство и архитектура материалов IC-подложек
Соединение плотности ввода-вывода кремния с надежностью на системном уровнеПодложки ИС объединяют технологии полупроводниковой упаковки и печатных плат для достижения плотности трассировки, близкой к кремниевой.
Полуаддитивный процесс (SAP) осаждает медь на затравку для формирования тонких элементов, обеспечивая 15–20 мкм линий/промежутков с минимальным подтравливанием — обычно это 2–4× увеличение плотности по сравнению с субтрактивным HDI. См. наш обзор HDI-печатных плат и заметки о продвинутом производстве HDI для связанных концепций построения.
ABF (Ajinomoto Build-up Film) слои толщиной 30–60 мкм поддерживают жесткий контроль толщины для стабилизации импеданса и индуктивности петли PDN.
Композиты на основе BT-смолы обычно демонстрируют X-Y CTE 12–14 ppm/°C, соединяя кремний ~2.6 ppm/°C и FR-4 ~16–18 ppm/°C. Для смешанных RF/цифровых компоновок выбор материалов соответствует нашему руководству по высокочастотным печатным платам и основам материалов.
Критический риск: Несовмещение слоев ABF, плохая адгезия меди или неконтролируемая деформация при ламинации могут привести к обрывам цепи, растрескиванию переходных отверстий или отклонению импеданса > ±10%. Недостаточное заполнение переходных отверстий в контактных площадках и неровность поверхности также снижают надежность проволочного монтажа в SiP и флип-чип-сборках.
Наше решение: Мы применяем моделирование целостности сигнала и методы корреляции магистральных печатных плат для проверки поведения высокоплотных соединений. Линии SAP и mSAP работают в чистых помещениях класса 1000 с контролем покрытия ступеней в пределах ±2 мкм. Каждая партия подложек проходит картирование CTE, профилирование деформации и проверку TMA по требованиям IPC-6012 Class 3 AABUS. Когда RF фронтенды требуют сверхнизких потерь, гибридные системы ABF и PTFE совместно обрабатываются для минимизации диэлектрических разрывов.
Для более глубокого понимания компромиссов материалов и моделирования надежности изучите проверку термических напряжений и варианты керамических подложек PCB, которые расширяют технологию подложек ИС для мощных RF и сенсорных применений.
- Тонкая трассировка через SAP с уменьшенным подтравливанием по сравнению с субтрактивным травлением
- ABF построение с контролем диэлектрика 30–60 мкм
- Оптимизация композитного CTE (цель подложки 9–14 ppm/°C)
- Контроль деформации ≤0.5% от диагонали (цель процесса)
- Стабильность импеданса с допуском ±5%
🚀 Запрос быстрого предложения
📋 Получить полные возможности
Контролируемый поток SAP и контроль качества, ориентированный на выход
Фотолитография, гальваника и метрология, настроенные для мелкого шагаОкна процессов значительно уже, чем у стандартных печатных плат. Равномерность осаждения затравки в пределах ±10% предшествует фотошаблонированию для элементов размером 15–20 мкм. Импульсно-обратная гальваника контролирует рост краев и силу покрытия; дифференциальное травление удаляет затравку между дорожками с контролем ширины ±10%. Микропереходы диаметром 25–50 мкм обеспечивают контроль глубины ±5 мкм. См. технологический процесс производства и контроль процессов HDI.
Автоматический оптический контроль с разрешением ≤5 мкм, рентгеновские метки совмещения и тест на механические нагрузки (IST) более 200–500 циклов обеспечивают надежность. Для интеграции на уровне плат (магистральные платы/линейные карты) см. магистральные печатные платы и возможности высокоскоростных печатных плат.
- SPC контроля толщины и равномерности затравки
- Импульсно-обратная медная гальваника для равномерных элементов
- Формирование лазерных микропереходов и проверка заполнения медью
- Многоступенчатый контроль качества AOI/рентген/IST
Технические характеристики подложек ИС
Тонкие линии, многослойные микропереходы и совместимые флип-чип-сборки
| Параметр | Стандартные возможности | Расширенные возможности | Стандарт |
|---|---|---|---|
Количество слоев | 4–16 слоев | До 50 слоев | JEDEC |
Основные материалы | BT-смола, FR-4 с высоким Tg | ABF, Полиимид, Стеклянная подложка | IPC-4101/4103 |
Толщина платы | 0.20–0.80 мм | До 0.10 мм | IPC-A-600 |
Вес меди | 12–18 мкм | 5–35 мкм (SAP сборки) | IPC-4562 |
Мин. ширина проводника/зазор | 25/25 мкм | 15/15 мкм (0.6/0.6 мил) | IPC-2226 |
Мин. размер лазерного отверстия | 50 мкм | 25 мкм | IPC-2226 |
Технология переходных отверстий | Микропереходы, скрытые переходы | Многослойные микропереходы, переходы в площадке, HDI любого слоя | IPC-6012 |
Шаг BGA | 0.40 мм | 0.25 мм | JEDEC |
Контроль импеданса | ±10% | ±5% с TDR | IPC-2141 |
Поверхностная отделка | ENIG, OSP | ENEPIG, Безникелевое Ni/Au, Мягкое/Твердое золото | IPC-4552/4556 |
Контроль качества | AOI, электрическое тестирование | SEM, Поперечный срез, TDR/IST | IPC-9252 |
Сертификации | ISO 9001, UL | IATF 16949, Методы JEDEC | Отраслевые стандарты |
Срок изготовления | 15–25 дней | Уточняйте для ускоренного производства | Производственный график |
Ищете возможности производства помимо этого продукта? Посмотреть полный обзор возможностей
Готовы начать ваш PCB проект?
Независимо от того, нужен ли вам простой прототип или сложный производственный запуск, наши передовые производственные возможности обеспечивают превосходное качество и надежность. Получите вашу расценку в течение 30 минут.
Целостность сигнала и совместное проектирование PDN
На скоростях 28–112 Гбит/с SerDes неоднородности при переходе от шарика к подложке доминируют в потерях и отражениях. Настройка антипад и заземляющие виа-барьеры в пределах 0.5–1.0 мм поддерживают обратные пути. Выбор материала Df (типичный ABF 0.010–0.015 на 10 ГГц) и шероховатость меди (Ra ≤1.5 мкм) соответствуют целевым показателям потерь на вставку — см. контроль импеданса и TDR-тестирование.
Целевые показатели PDN ниже 1–10 мОм на частотах до 100 МГц достигаются за счет тонких диэлектриков 30–60 мкм и плотного расположения виа под кристаллом (обычно 100–200 виа/см²). Для каналов и разъемов на уровне платы используйте наши возможности в области высокоскоростных PCB и магистральных печатных плат.
Точность совмещения и дисциплина чистых помещений
SAP начинается с микрошлифовки (Ra ~0.5–1.0 мкм), осаждения начального слоя меди 0.5–1.0 мкм и толщины резиста 15–25 мкм для паттернов 15–20 мкм. Импульсно-обратное осаждение формирует сигнальную медь 10–15 мкм и плоскости 20–30 мкм. После удаления резиста дифференциальное травление удаляет начальный слой без подтравливания. Чистые помещения (Класс 1,000–10,000) минимизируют короткие замыкания/обрывы в мелком шаге; см. процесс производства.
Целевые показатели межслойного совмещения ±25 мкм достигаются с помощью оптического выравнивания и рентгеновских меток. Последовательное наращивание использует системы с низкой текучестью (текучесть смолы <5%) для поддержания толщины диэлектрика ±5%. SPC поддерживает Cpk ≥1.33 для критических элементов.
ABF, BT, стекло и новые варианты
ABF: фотоформируемый, микропереходы литографией до 15–25 мкм, Dk ~3.2–3.4, Df ~0.010–0.015 на 10 ГГц.
BT: экономически эффективен для проволочного крепления или умеренного флип-чипа с X-Y CTE 12–14 ppm/°C.
Стеклянная подложка: CTE ~3 ppm/°C и ультрагладкая Ra <0.1 мкм, позволяющая создавать TGV/мостовые структуры. Для RF фронтенд-модулей также рассмотрите керамические PCB интерпозеры.
Флип-чип, андерфилл и PoP-сборка
Флип-чип требует контроля плоскостности; коробление, превышающее 50–75 мкм, сопряжено с риском непропаянных соединений. Андерфилл с CTE 25–35 ppm/°C перераспределяет напряжение. Для PoP и SiP согласуйте шаг, коробление и профили повторного нагрева. Изучите заметки по упаковке в флип-чип-подложке и валидации системы в сборке изделия в корпус.
Инженерные гарантии и сертификации
Опыт: объемные сборки SAP с трассировкой 15–20 мкм и шагом 0.25–0.40 мм.
Экспертиза: равномерность затравки, импульсно-обратное покрытие, заполнение стеков микропереходов и регистрация рентгеном; SPC поддерживает Cpk ≥1.33.
Авторитетность: надежность по стандартам JEDEC, документация IPC-6012 класса 3.
Надежность: прослеживаемость MES, связывающая партии поставщиков, сериализацию и отчеты AOI/рентген/IST/TDR.
- Контроль: карта толщин, фактор травления, регистрация, шероховатость меди
- Прослеживаемость: коды партий, сериализация единиц, цифровой маршрутный лист
- Валидация: IST 200–500 циклов, поперечные сечения, SIR, TDR
Часто задаваемые вопросы
Какой диэлектрик выбрать: ABF или BT?
Какие размеры тонких проводников и переходных отверстий вы поддерживаете?
Как вы контролируете коробление при флип-чипе?
Подходит ли подложка для каналов 112 Гбит/с?
Какое покрытие поверхности рекомендуется?
Испытайте превосходство передового производства PCB
От простых прототипов до сложных производственных запусков, наша фабрика мирового класса обеспечивает превосходное качество, быстрый оборот и конкурентоспособные цены. Присоединяйтесь к тысячам довольных клиентов, доверяющих нам свои потребности в производстве PCB.