20层PCB把互连密度推进到高级HDI的范畴。在这个层数下，传统通孔以及简单的盲埋孔结构，已经无法满足现代高引脚数器件的布线需求。越来越多的20层设计会采用任意层HDI，也就是 ELIC（Every Layer Interconnect）：每一层上的微孔都能连接到相邻层，再通过铜填充的叠层微孔结构，在整个20层叠层中形成自由的垂直互连。
20层任意层HDI并不是低层数 HDI 的简单放大版。它要求完全不同的制造思路：不是围绕一个预先做好的多层核心板继续叠加，而是通过 10 次以上的顺序压合、钻孔和电镀循环，一层一层把板子构筑出来。每完成一个循环，就增加一层介质和铜层，并用微孔连接到下方那一层。最终得到的板子，可以让任意一层上的任意点连接到相邻层上的任意点，这种布线自由度是其他过孔技术无法比拟的。
本文将系统介绍20层任意层HDI PCB的制造流程、材料要求、设计规则和可靠性验证方法。这项技术，正是当前商用电子中互连密度最高的一类设计所依赖的核心工艺。
来自加州、马萨诸塞州以及西欧头部科技公司的采购团队和 NPI 经理之所以选择 HILPCB 来承接任意层 HDI 项目，核心在于我们已经验证过的叠层微孔可靠性、在高级结构上的成本竞争力，以及能够在 10 次以上顺序压合中稳定维持良率的制造纪律。
HILPCB制造能力： 我们可制造20层任意层HDI PCB，支持最多跨 6 层的铜填充叠层微孔、最细 2.5/2.5mil 线宽线距，并通过 IST 验证微孔可靠性超过 200 次热循环，可覆盖从 NPI 样机到量产的全流程。
本文内容
- 推动20层HDI的密度挑战
- 任意层HDI与传统HDI相比，在20层发生了什么变化
- 顺序构建流程：逐层搭建
- 铜填充：最关键的核心技术
- 20层ELIC的材料体系
- 任意层HDI的设计规则
- 可靠性测试：IST与失效模式分析
- 带高频与刚挠选项的20层板
- HILPCB 的高级HDI制造能力
推动20层HDI的密度挑战
推动20层任意层HDI需求的，主要有三条同时发生的技术趋势：超细间距 BGA 器件。 现代应用处理器、网络 ASIC 和高端 FPGA 普遍采用 0.4-0.5mm 间距、球数超过 2000 的BGA封装。要把所有信号完整扇出，就需要在器件焊盘下方几乎每一层都具备微孔连接能力。传统 HDI，例如 1+N+1 或 2+N+2，只允许每侧外层 1-2 层使用盲孔，因此扇出能力很快碰到上限。
多裸片集成。 SiP 与 chiplet 架构会把多个高引脚数器件紧密放在一起，使器件之间的布线拥塞严重到无法通过传统通孔解决，因为通孔会阻塞经过的所有层。
电路板小型化。 对于板框尺寸固定的网络线卡、航电模块和医疗设备而言，20层HDI可以通过垂直堆叠布线能力来增加功能密度，而不必继续横向扩展板面积。
任意层HDI与传统HDI相比，在20层发生了什么变化
| 特性 | 传统HDI（2+N+2） | 任意层HDI（ELIC） | | :--- | :--- | :--- | | 微孔层位 | 仅每侧最外 2 层 | 每一层 | | 核心结构 | 中央机械钻孔核心板 | 无核心板，或仅保留很薄的中央核心 | | 过孔跨层方式 | 微孔跨 1-2 层，核心孔贯穿核心 | 微孔跨 1 层，叠层后可实现任意深度 | | 层间连接能力 | 受限于 buildup 到核心的过渡 | 任意一层可连接到任意相邻层 | | BGA 扇出能力 | 受 buildup 层数限制 | 随总层数提升而扩展 | | 制造复杂度 | 2-3 次压合循环 | 10 次以上压合循环 |实用折中方案：混合式 ELIC/核心板
完整的20层 ELIC，也就是 18 次压合循环，成本极高。更实用的折中方案，是采用一个常规多层核心板再叠加 ELIC buildup，例如 5+10+5：中间是 10 层核心板，带通孔和埋孔；两侧各增加 5 层 ELIC buildup。这样每侧只需 5 次压合循环，就能在细间距 BGA 主要分布的外层区域实现任意层连接。
顺序构建流程：逐层搭建
以一个 5 层叠孔微孔结构，也就是从 L1 叠到 L5 为例：- 基底准备： 核心板或上一轮 buildup 已完成 L5 铜图形，并定义好落盘焊盘。
- 介质叠加： 在 L5 上压合树脂覆铜箔 RCC 或半固化片，形成 L4-L5 之间的介质层。若使用 RCC，典型厚度为 40-80μm。
- 激光钻孔： 用 UV 或 CO2 激光从 L4 表面钻到 L5 落盘焊盘。孔径通常为顶部 60-100μm、底部 40-60μm，呈锥形。
- 去钻污与种子层： 通过等离子去钻污清洁孔底，再以化学沉铜在孔壁和孔底沉积导电种子层。
- 铜填充： 采用专门配方的电解铜药水，结合有机添加剂，如抑制剂、加速剂和平整剂，自下而上把微孔完全填满，确保无空洞。
- 平坦化： 通过机械研磨获得平整表面，平面度控制在 ±5μm 以内，以便形成下一层微孔的落盘面。
- 图形制作： 通过光刻成像与蚀刻形成 L4 铜图形。
- 重复： 对后续每一层 L3、L2、L1 重复步骤 2-7。
关键工艺参数
- 激光钻孔精度： 每个微孔都必须在下方填铜焊盘中心 ±15-25μm 范围内落孔。系统会通过图形识别对准刚完成电镀的那一层基准点。
- 铜填充质量： 任何空洞或拼缝都会成为热循环中的裂纹起始点。填孔必须做到 100% 无空洞，且凹痕不大于 5μm。
- 平坦化控制： 整个拼板表面平面度需控制在 ±5μm。抛光过度会露出介质；抛光不足则会在下一层激光钻孔时产生深度误差。
这是一块20层任意层HDI PCB。
铜填充：最关键的核心技术
在叠层微孔制造中，铜填充是最关键的单一工艺环节。填孔必须完全无空洞、表面足够平整、冶金结构稳定，才能承受后续压合循环与实际使用中的热应力。填孔药水机理
铜填充采用的是专门设计的电镀体系，其中：加速剂会集中在微孔底部，也就是凹面区域，从而提高局部沉积速度；抑制剂主要分布在孔口与场区铜面，降低表面沉积速度；平整剂则在填充过程中帮助维持表面平滑。三者共同作用，才能实现自下而上的填充方式，在不困住空洞的前提下把微孔完全封满。
填充质量规格
| 参数 | 规格要求 |
|---|---|
| 填充完整度 | 切片下 100% 无空洞 |
| 表面凹痕 | ≤5μm |
| 表面凸起 | ≤10μm |
| 铜晶粒结构 | 柱状或等轴晶，不允许层状空洞 |
| 填铜表面剥离强度 | ≥6 lb/in |
20层ELIC的材料体系
### 增层材料树脂覆铜箔（RCC / ABF）： 是 ELIC buildup 的首选。它能提供最薄介质层，通常为 40-80μm；内部不含玻纤增强，因此 UV 激光钻孔更干净，孔壁也更平滑。其典型 Dk 为 3.3-3.5，1GHz 时 Df 为 0.005-0.010。
超薄半固化片： 如果某些 buildup 层必须保留玻纤增强，可使用 1027（28μm 玻纤）或 1017（15μm 玻纤）这类超薄规格，并配合激光钻孔。CO2 激光适用于约 3mil 以内的玻纤增强介质，UV 激光则更适合约 2mil 以内。
核心板材料要求
核心板材料必须能够承受 10 次以上、温度 180-200°C 的压合循环，因此 Tg ≥180°C、Td ≥340°C 是硬性要求。Isola 370HR、Panasonic Megtron 6 和 ITEQ IT-988SE 都是已经验证过的核心材料。
铜箔
9-12μm 的超薄铜箔有利于实现 2.5/2.5mil 级别的精细线宽线距。对于 10Gbps 以上的高速信号，低轮廓 LP 或超低轮廓 VLP 铜箔（Rz <3μm）还能显著降低导体损耗。
任意层HDI的设计规则
| 参数 | 标准能力 | 高级能力 | | :--- | :--- | :--- | | 微孔顶部孔径 | 100μm | 75μm | | 微孔底部孔径 | 60μm | 40μm | | 捕获焊盘 / 目标焊盘 | 250μm | 200μm | | 最大叠层高度 | 5 层 | 7 层 | | 最小线宽 | 3mil（75μm） | 2.5mil（63μm） | | 最小线距 | 3mil | 2.5mil | | 每层对位精度 | ±25μm | ±15μm |叠孔高度限制
行业通常将标准可靠性条件下的叠层微孔高度限制在 5-6 层。每增加一层，累积热应力都会明显上升。对于 5 层叠孔，最底部那个微孔在 buildup 制作期间就要承受 5 次回流式热暴露，组装时还要再经历额外回流。若叠层达到 7 层以上，就必须采用更高等级的填铜药水、更严格的平坦化控制以及更高等级的可靠性验证，通常要把 IST 要求从 200 次提高到 300 次以上。
薄介质下的阻抗控制
ELIC buildup 层的介质很薄，通常只有 2-3mil，因此会形成耦合很紧的微带线或带状线结构，50Ω 所需线宽也变得很窄。在 Dk 3.4、厚度 2mil 的 RCC 上，50Ω 微带线所需线宽约为 3.0mil，已经接近标准光刻的能力边缘。
对于 100Ω 差分对，在薄 RCC 介质上单线宽会下降到约 2.0-2.5mil，线间距则约为 3-4mil。要稳定制造这类几何，通常必须使用 LDI 激光直接成像，而不是传统菲林曝光，同时还要使用更适合控制侧蚀的蚀刻药水体系。
叠层微孔的对位预算
对位是任意层HDI中最关键的几何控制项。每增加一个 buildup 层，就会增加 ±15-25μm 的对位不确定性。到了 5 层叠孔时，累积偏移可能达到 ±75-125μm：
| 叠层高度 | 累积对位误差（最差情况） | 所需最小捕获焊盘 |
|---|---|---|
| 2 层叠孔 | ±30-50μm | 200μm |
| 3 层叠孔 | ±45-75μm | 225μm |
| 4 层叠孔 | ±60-100μm | 250μm |
| 5 层叠孔 | ±75-125μm | 275μm |
| 6 层叠孔 | ±90-150μm | 300μm |
高级全局基准对位系统可把每层对位控制在 ±15μm，这样 5 层叠孔的累计误差就能收敛到 ±75μm，从而支持 200μm 捕获焊盘的细间距 BGA 扇出需求。
20层HDI的DFM优化重点
过孔焊盘尺寸策略： 建议采用分级焊盘，L1 表层最大，往内层逐步减小。这样可以把最紧张的内层空间尽量释放出来。
每个 buildup 层的铜平衡： L1 与 L20 之间的铜密度差最好控制在 ±15% 以内，以减少翘曲。RCC buildup 层没有玻纤增强，对铜应力平衡尤其敏感。
拼板利用率： 任意层HDI的拼板利用率通常低于常规板，因为边框必须留出更多空间放置 IST coupon 和过程监控结构。在核算单价时必须把这一点考虑进去。
面向测试的设计： 至少在两层外层上预留测试点。20层板会让 ICT 探针接触变得更困难，因此对于埋藏连接，功能测试往往应结合 boundary scan JTAG 来规划。
20层任意层HDI的成本结构
理解成本驱动因素，有助于工程师在完整 ELIC 与混合方案之间做判断：
| 成本项 | ELIC（10+10） | 混合方案（5+10+5） | 标准20层板 |
|---|---|---|---|
| 压合次数 | 18 | 10 | 2-3 |
| 激光钻孔次数 | 18 | 10 | 0-2 |
| 铜填充次数 | 18 | 10 | 0 |
| 材料成本 | 最高（RCC） | 中等 | 最低（FR-4） |
| 对位难度 | 极高 | 高 | 标准 |
| 典型良率 | 60-75% | 75-85% | 85-95% |
| 相对标准板单价 | 5-8× | 3-5× | 1× |
对大多数应用而言，混合式 5+10+5 方案拥有最好的价格/性能比：在真正需要 BGA 高密度扇出的外层，提供任意层连接能力；而在内核区域，则保留常规通孔结构的经济性。
交期因素
完整 ELIC 的20层样机通常需要 20-30 个工作日，每一次压合循环从准备、压合到冷却就要耗费 1-2 天。混合结构 5+10+5 可把样机交期缩短到 15-20 天，因为内核制造与外层准备可以并行展开。进入批量后，随着工艺准备成本被更多拼板分摊，交期还会进一步改善。
可靠性测试：IST与失效模式分析
### IST（互连应力测试）IST 是评估 HDI 微孔可靠性的金标准。测试 coupon 会把所有叠层微孔串成一条菊花链，在持续监测电阻的同时进行快速热循环，通常是在室温到 150°C 之间往返，每小时约 200 次。如果电阻增加超过 10%，就判定为失效。
按照 IPC 要求，叠层微孔必须满足 IPC-2315 中规定的 200 次 IST 循环。HILPCB 量产验证通常会做到 300 次以上，以保留更多安全余量。
常见失效模式
| 失效模式 | 形成机理 | 检测方式 |
|---|---|---|
| 孔壁裂纹 | CTE 失配应力 | 切片、IST |
| 底部分离 | 填孔不完整或附着力不足 | 切片、导通测试 |
| 叠层断裂 | 多层叠孔中的累积应力 | IST 监测 |
| 空洞膨胀 | 微小空洞在回流时扩张 | X-ray、切片 |
切片抽样
20层HDI量产板的抽样要求高于普通产品。首件样板通常要对所有独特过孔结构都做完整切片；量产批次则通常每 50 个 panel 至少抽 1 套切片。
带高频与刚挠选项的20层板
### 高频20层结构对于承载 56G-112G SerDes 的网络线卡和数据中心交换机，20层板可能采用低损耗核心材料，例如 Megtron 6，再叠加 RCC buildup。高速信号层使用 VLP 铜箔，可减少多 GHz 频段下的导体损耗。
20层刚挠结合
20层刚挠结合结构适用于极致紧凑的航天和医疗系统。柔性层通常为 2-4 层，用于在承载完整 20 层 HDI 叠层的多个刚性区域之间传输信号。
IC 载板桥接能力
HILPCB 的IC载板能力把 ELIC 的思路进一步延伸到半导体级封装，可支持 SAP 精细线路工艺，线宽线距可达 15-20μm。
过程控制深度：量产级ELIC与样机级ELIC的真正差别
铜填充药水：最隐蔽也最关键的变量
电解铜填充依赖三类有机添加剂的精细平衡：加速剂（SPS，bis(3-sulfopropyl) disulfide）、抑制剂（PEG，polyethylene glycol）和平整剂（JGB，Janus Green B 或专有配方）。这些添加剂会在电镀过程中被消耗，也会因化学反应而失效。也就是说，一槽在第 1 天能做出完美填孔的药水，如果不加干预，到第 3 天就可能出现 5-10% 的空洞率。
HILPCB 在 ELIC 生产期间，每 8 小时都会对填铜药水做一次 CVS（循环伏安剥离）分析。加速剂浓度会被控制在目标值 ±5% 以内，抑制剂与平整剂的比例则根据实时分析结果调整，而不是机械地按固定周期补加。正是这种分析级过程控制，才让我们能够在持续数周的生产中保持零空洞填孔质量，这也是很多只能做 ELIC 样机、却无法稳定量产的板厂真正做不到的地方。
激光钻孔对位：低于25μm的精度控制
每一个叠层微孔都必须落在下方填铜焊盘中心 ±15-25μm 范围内。到了 5 层叠孔时，累积对位误差可达到 ±75-125μm。HILPCB 的 UV 激光钻孔系统，会通过实时图形识别对准刚电镀完成表面的基准点，把每一层的新微孔对位精度控制在 ±18μm，从而保证即便是 5 层叠孔，也不会超出捕获焊盘边界。
热暴露管理
当每侧都堆叠到第 5 层 buildup 时，中央核心板实际上已经历了 10 次以上、温度 180-200°C 的完整压合循环。HILPCB 会在第 5 次和第 10 次循环时，通过专用 coupon 测量核心材料 Tg。如果 Tg 下降超过 5°C，就会在该批 panel 进入下一轮 buildup 之前立刻触发调查。
HILPCB 的高级HDI制造能力
20层任意层HDI要求极高的制造纪律，能够长期稳定执行的 PCB 工厂并不多。HILPCB 会在每一次压合循环中配置在线计量与过程监控，以确保头部半导体与网络设备客户所需要的叠层微孔可靠性。任意层HDI（ELIC）： 支持完整 ELIC 与混合结构，例如 5+10+5。叠层微孔可达 6 层，并支持铜填充。
微孔加工： 支持 UV 与 CO2 激光钻孔、电解铜填充与 ≤5μm 凹痕控制，以及机械平坦化。填孔无空洞可通过 X-ray 与切片验证。
精细能力： buildup 层支持 2.5/2.5mil，核心层支持 3/3mil。可使用 9-12μm 超薄 VLP 铜箔。
材料体系： 支持 RCC（ABF）、超薄半固化片、高 Tg / 高 Td 核心材料和 VLP 铜箔。
可靠性： 支持 IST 测试（标准 200+ 次，可提供 300+ 次）、所有独特过孔位置切片，以及热冲击测试（288°C 锡漂浮，6 次循环）。符合 IPC-6012 Class 3 与 IPC-2226 Type III 要求。