24-Lagen-PCBs sind der Gipfel der kommerziellen Multilayer-Fertigung in großen Stückzahlen - die Plattform, auf der Server-Motherboards, Switch-Line-Cards für Rechenzentren, HPC-Backplanes und Core-Router für die Telekommunikation entstehen. Auf dieser Lagenzahl führen Designs 56G- und 112G-SerDes-Kanäle mit PAM4-Modulation. Das Augendiagramm besitzt drei Spannungspegel, und die Augenöffnung beträgt bei gleicher Baudrate etwa nur ein Drittel von NRZ. Jede Zehntel-dB Insertion Loss beeinflusst direkt die erreichbare Link-Distanz und die Bitfehlerrate.
24-Lagen-Boards für 112G PAM4 zu fertigen bedeutet nicht einfach, „ein dickeres Multilayer-Board“ zu bauen. Es ist Präzisionsmaterialtechnik: Auswahl ultragering verlustbehafteter Dielektrika, Kupferfolien mit kontrollierter Oberflächenrauheit, Beherrschung des Glasgewebe-Effekts mit Intra-Paar-Skew, Optimierung jeder Via-Transition per EM-Simulation und anschließende Verifikation jeder Produktionsplatte über VNA-Messungen des Insertion Loss.
Dieser Leitfaden behandelt die komplette Fertigungstechnologie für servertaugliche 24-Lagen-PCBs - von der Materialauswahl bis zur Produktionsverifikation. Denn bei 112G PAM4 ist der PCB-Kanal oft der eigentliche Performance-Engpass, und der Unterschied zwischen einem funktionierenden und einem nicht funktionierenden Produkt wird in Bruchteilen eines dB pro Inch gemessen.
Data-Center-Hardwareteams von der US-Westküste, europäische Telekom-Infrastruktur und globale Server-OEMs vertrauen HILPCB bei produktionsreifen 24-Lagen-Aufbauten, weil unsere Kombination aus ultragering verlustbehaftetem Materialbestand, ±6mil Back-Drill-Genauigkeit, ±5% Differential-Impanzkontrolle und VNA-Verifikation bis 40GHz die Kanalperformance liefert, die 112G PAM4 verlangt - nicht nur auf Mustern, sondern in jeder Produktionscharge.
HILPCB-Fertigungskapazität: Wir fertigen 24-Lagen-Server-PCBs auf Megtron 6/7 und Isola I-Speed mit gemessener Insertion-Loss-Verifikation bis 40GHz, Back-Drilling-Genauigkeit von ±6mil, Differential-Impedanzkontrolle bis ±5% und VLP/HVLP-Kupferfolie für minimale Leiterverluste - bewährt in der Serienfertigung für 112G-PAM4-Anwendungen.
In Diesem Leitfaden
- Das Server- und Rechenzentrums-Ökosystem mit 24 Lagen
- Stack-up-Architektur für 112G PAM4
- Ultragering verlustbehaftete Materialtechnik
- Via-Optimierung und präzises Back-Drilling
- Glasgewebe-Management und Kupferrauheitskontrolle
- Insertion-Loss-Budgetierung: Wohin jeder dB geht
- Produktionsverifikation: VNA-Tests und Dk/Df-Extraktion
- 24-Lagen-Fertigung in der Serienproduktion
- 24-Lagen-Boards jenseits von Servern: Telekom, HPC und Hybriddesigns
- Produktionsreife 24-Lagen-Fertigung bei HILPCB
Das Server- und Rechenzentrums-Ökosystem mit 24 Lagen
### Server-MotherboardsEnterprise-Server-Motherboards mit Dual- oder Quad-Socket-Prozessoren führen PCIe Gen 5/6 (32-64GT/s), DDR5 (4800-8800MT/s), CXL (Compute Express Link) und UPI (Ultra Path Interconnect) - alles erfordert streng kontrolliertes Differential-Pair-Routing auf verlustarmen Dielektrika. Die 24 Lagen bieten Platz für 12-14 Signallagen sowie 10-12 Power- und Masseebenen.
Data-Center-Switch-Line-Cards
Top-of-Rack- und Spine-Switches mit 51,2Tbps aggregierter Bandbreite routen Hunderte von 112G-/224G-SerDes-Kanälen zwischen Switch-ASIC, optischen Modulkäfigen (QSFP-DD, OSFP) und Retimer-ICs. Die PCB-Kanallängen (3-12 Zoll Leiterbahn) müssen strenge Insertion-Loss-Budgets einhalten, die keinerlei Spielraum für Fertigungsschwankungen lassen.
HPC-Backplanes
High-Performance-Computing-Backplanes führen Hochgeschwindigkeits-Serielle Links über 20-40 Zoll Board-Länge. Bei 112G PAM4 ist das Verlustbudget für diese langen Kanäle extrem eng - damit ist die Backplane eine der anspruchsvollsten Leiterplattenfertigungen der Branche.
Telekom-Core-Router
Core-Routing-Plattformen für 5G-Transportnetze führen 400GbE- und 800GbE-Schnittstellen mit 8×112G- oder 8×224G-SerDes pro Port. Die Kanal-Konformität muss OIF CEI-112G oder IEEE 802.3ck erfüllen.
Stack-up-Architektur für 112G PAM4
### Zentrale KonstruktionsprinzipienBei 112G PAM4 entscheidet die Stack-up-Architektur direkt darüber, ob Kanäle die Compliance-Prüfung bestehen. Drei Prinzipien bestimmen das Design:
Symmetrie. Der Stack-up muss um die Mitte symmetrisch sein, um Verzug bei großen Panelgrößen (18"×24" oder größer) zu minimieren. Asymmetrische Kupferverteilung erzeugt unterschiedliche Spannungen und verbiegt das Panel über den IPC-Grenzwert von 0,75% hinaus.
VLP-Kupfer auf High-Speed-Lagen. Very Low Profile-Kupferfolie (Rz <3μm) auf den Lagen mit 112G-Signalen minimiert Leiterverluste, die bei 28GHz Nyquist den dominierenden Anteil an der Gesamtabschwächung ausmachen.
Eng gekoppelte Masse. Hochgeschwindigkeitslagen werden mit dedizierten Masseebenen und 3-4mil Dielektrikdicke gepaart, um optimale Stripline-Impedanz und minimale Nebensprechkopplung zu erzielen.
Typischer 24-Lagen-Server-Stack-up
Der Stack-up verteilt 6 High-Speed-Signallagen für 112G- und PCIe-Signale symmetrisch nahe an den Oberflächen, ergänzt um 6 weitere Lagen für DDR, allgemeines Routing und Bauteilverbindungen. Masseebenen auf L2, L6, L10, L15, L19 und L23 liefern Schirmung und Rückstrompfade. Die verbleibenden Lagen dienen als Versorgungsebenen.
Jede Signallage mit 112G-PAM4-Kanälen wird mit einer dedizierten Masseebene bei 3-4mil Abstand gepaart. Das dünne Dielektrikum erzeugt eng gekoppelte Stripline-Strukturen mit kontrollierter Impedanz und minimalem Far-End-Crosstalk.
Ultragering verlustbehaftete Materialtechnik
Bei 112G PAM4 (28GHz Nyquist) ist die dielektrische Verlustkomponente der größte Beitrag zur Kanalabschwächung. Die Materialwahl ist die wichtigste einzelne Entscheidung für die Kanalperformance.Materialvergleich für 24-Lagen-Serverboards
| Material | Dk (10GHz) | Df (10GHz) | Verlust (dB/Zoll, 28GHz Stripline) | Kostenfaktor |
|---|---|---|---|---|
| Standard FR-4 | 4.2 | 0.020 | ~2.0 | 1× |
| Megtron 4 | 3.8 | 0.005 | ~0.9 | 2.5× |
| Megtron 6 | 3.4 | 0.002 | ~0.55 | 4× |
| Megtron 7 | 3.3 | 0.001 | ~0.40 | 6× |
| Isola I-Speed | 3.6 | 0.003 | ~0.65 | 3.5× |
| Isola I-Tera MT40 | 3.4 | 0.002 | ~0.50 | 4.5× |
| Nelco N7000-2 HT | 3.2 | 0.0015 | ~0.45 | 5× |
Für 112G PAM4 bei typischen Server-Kanallängen von 4-8 Zoll ist Megtron 6 de facto Industriestandard geworden. Es liefert die nötige Verlustleistung und bleibt in Volumenproduktion wirtschaftlich. Megtron 7 und vergleichbare ultragering verlustbehaftete Materialien bleiben längeren Kanälen oder 224G-Designs der nächsten Generation vorbehalten.
Ein-Material-Konsistenz
Alle 24 Lagen sollten dasselbe Dielektrikumssystem verwenden, um Dk-Sprünge an Lagenübergängen zu vermeiden. Gemischte Materialstapel, etwa Megtron 6 für Signallagen und FR-4 für Ebenen, erzeugen Impedanzsprünge an Materialgrenzen, reflektieren Signalenergie und verschlechtern das Return Loss - für 112G-PAM4-Compliance nicht akzeptabel.
Via-Optimierung und präzises Back-Drilling
Bei einer 24-Lagen-Platine mit 3,0-3,5mm Dicke verursacht jede unoptimierte Via-Transition bei 28GHz 1-3dB Insertion Loss - also vergleichbar mit mehreren Zoll Leiterbahn. Via-Optimierung ist bei 112G nicht optional.Back-Drilling-Prozess und Spezifikationen
Back-Drilling ist für alle Signalvias auf 112G-Kanälen verpflichtend. Ziel für den verbleibenden Stub: ≤8mil (200μm). Toleranz der Tiefe: ±6mil bei Premium-Fertigung.
Viele Kanäle brauchen Dual-Side-Back-Drilling: Ein Signal, das auf L1 eintritt und auf L5 wechselt, wird von unten zurückgebohrt; ein Signal von L20 nach L24 wird von oben gebohrt. Manche Designs werden sogar von beiden Seiten desselben Via zurückgebohrt - machbar, aber nur mit sehr enger Prozesskontrolle, damit sich die Bohrungen nicht überlappen.
Anti-Pad-Optimierung
Der Anti-Pad-Durchmesser jeder nicht verbundenen Plane-Lage beeinflusst die Via-Impedanz. Für 50Ω liegen optimierte Anti-Pads typischerweise bei 30-40mil für Signal-/Ground-Ebenen und bei 40-50mil für Power-Ebenen, um die Kapazität zu reduzieren. Unterschiedliche Anti-Pad-Größen je Plane erlauben feinere Impedanzabstimmung, erhöhen aber die Fertigungskomplexität.
Platzierung von Ground-Return-Vias
Jede Signal-Via-Transition benötigt benachbarte Ground-Return-Vias innerhalb von 20mil (Mitte zu Mitte) an mindestens zwei Positionen, besser vier in symmetrischer Anordnung. Die Lage dieser Ground-Vias beeinflusst die Via-Transition-Impedanz und das Crosstalk zwischen Vias direkt. Vollwellige EM-Simulationen mit Ansys HFSS oder CST sind für 112G-Via-Designs Standard.
Die VNA-Testcoupon-Messung auf einer 24-Lagen-Megtron-6-Serverplatine zeigt, dass die produktionsreife Insertion-Loss-Verifikation bis 40GHz die Anforderungen an die 112G-PAM4-Kanalreserve bestätigt. Genau diese Messfähigkeit erlaubt es HILPCB, die Kanalperformance auf jeder Produktionscharge zu garantieren - nicht nur auf Prototypen.
Glasgewebe-Management und Kupferrauheitskontrolle
Ab 28GHz tragen zweite Ordnungs-Verluste, also Glasgewebe-Effekt und Kupferoberflächenrauheit, messbar zur Gesamtkanaldämpfung bei und müssen über Material- und Prozesswahl gesteuert werden.Glasgewebe-Effekt
Standard-E-Glas-Gewebe erzeugt ein Muster aus Glasbündeln mit hohem Dk (ca. 6,2) und Harzfenstern mit niedrigem Dk (ca. 3,0). Wenn ein differentielles Paar über beide Bereiche läuft, unterscheiden sich die Ausbreitungsgeschwindigkeiten der beiden Leiter und es entsteht Intra-Pair-Skew. Bei 112G PAM4 liegt der maximal tolerierbare Skew bei etwa 1-2ps, Standard-Glasgewebe kann im Worst Case jedoch 3-5ps/Zoll verursachen.
Lösungen: Spread-Glass-Gewebe (1078-spread, 1067-spread) reduzieren Dk-Schwankungen von ±15% auf ±5%. Panasonic-Flat-Glass-Technologie (NE-Glass) reduziert die Variation weiter. Eine Routing-Ausrichtung von 7-11° relativ zur Glasgewebeachse verhindert die dauerhafte Ausrichtung entlang der Glasbündel - viele Serverboard-Designer spezifizieren genau diesen Winkel für kritische 112G-Kanäle.
Kupferoberflächenrauheit
Bei 28GHz liegt die Skin-Tiefe von Kupfer bei etwa 0,4μm und ist damit in der Größenordnung der Oberflächenstruktur normaler Kupferfolie. Strom auf rauen Oberflächen nimmt längere Wege, was den Widerstand erhöht.
| Kupferprofil | Rz (Peak-to-Valley) | Zusätzlicher Verlust bei 28GHz |
|---|---|---|
| Standard ED (STD) | 8-10μm | +0.3-0.5 dB/Zoll |
| Reverse Treated (RTF) | 5-7μm | +0.15-0.25 dB/Zoll |
| Very Low Profile (VLP) | 2-3μm | +0.05-0.10 dB/Zoll |
| Hyper VLP (HVLP) | 1-2μm | +0.02-0.05 dB/Zoll |
Für 112G-Kanäle ist VLP-Kupfer das Minimum. HVLP hat noch weniger Verlust, aber geringere Peel-Strength (3-5 lb/in statt 6-8 lb/in) - die Wahl hängt von den Zuverlässigkeitsanforderungen ab.
Oxide-Alternative für innere Lagen
Standard-Oxidbehandlung (brown/black oxide) rauht die Kupferoberfläche auf, um die Laminathaftung zu verbessern, zerstört aber die glatte Oberfläche, die VLP/HVLP liefern soll. Oxide-Alternative-Behandlungen wie Atotech Bondfilm oder MacDermid MultiPurpose Bond schaffen Haftung über chemische Bindung statt über mechanische Rauheit und erhalten so die niedrige Oberflächenrauheit. Für 24-Lagen-Megtron-6-Boards mit VLP-Kupfer ist Oxide-Alternative dringend zu empfehlen, weil Standard-Oxid bei 28GHz zusätzlich 0.1-0.2 dB/Zoll verursacht.
Insertion-Loss-Budgetierung: Wohin jeder dB geht
112G-PAM4-Kanäle erfordern sowohl ein formales Insertion-Loss-Budget im Design als auch Produktionsverifikation während der Fertigung.Typisches 112G-Kanalbudget (6-Zoll-PCB-Kanal)
| Verlustkomponente | Bei 28GHz |
|---|---|
| PCB-Leiterbahn (6 Zoll, Megtron 6, VLP) | 3.3 dB |
| Via-Transition (TX-Seite, back-drilled) | 0.5 dB |
| Via-Transition (RX-Seite, back-drilled) | 0.5 dB |
| AC-Kopplungskondensatoren (2×) | 0.4 dB |
| BGA-Paketübergang (TX + RX) | 1.5 dB |
| Steckverbinder, falls vorhanden | 1.0 dB |
| Gesamter Kanalverlust | 7.2 dB |
Typische 112G-PAM4-SerDes-Spezifikationen verlangen einen gesamten Kanalverlust unter 28-32dB bei Nyquist nach Equalization. Der PCB-Anteil, also Leiterbahn plus Vias, muss bei einem 6-Zoll-Kanal meist unter 5-6dB bei Nyquist bleiben - damit bleibt kaum Fertigungsspielraum.
Produktionsverifikation: VNA-Tests und Dk/Df-Extraktion
### VNA-Coupon-MessungDer produktive Insertion Loss wird mit dedizierten Testcoupons verifiziert und per Vector Network Analyzer (VNA) von DC bis 40GHz gemessen:
- Leiterbahnverlust-Coupon: 6-Zoll-Differential-Stripline auf jeder eindeutigen Signallage, im Differentialmodus (Sdd21) gemessen
- Via-Transition-Coupon: kurze Trace-Via-Trace-Struktur, die Via-Verlust von Leiterbahnverlust trennt
- Crosstalk-Coupon: benachbarte Differenzialpaare, gemessen für NEXT und FEXT
Platten, die die Insertion-Loss-Kriterien nicht erfüllen, werden verworfen. Die Ergebnisse werden chargenweise archiviert.
Dk/Df-Extraktion
Für die laufende Produktionsüberwachung werden Dk- und Df-Werte aus den Leiterbahn-Coupons extrahiert und mit den Datenblattwerten verglichen. Abweichungen deuten auf Material-Lot-Variation, prozessbedingte Veränderungen (zu starke Oxid-Rauheit) oder Fertigungsfehler (falsche Dielektrikumsdicke) hin.
24-Lagen-Fertigung in der Serienproduktion
### Panelgröße und BohrkomplexitätServer-Motherboards gehören zu den größten in Serie gefertigten PCBs - Abmessungen bis 18"×24" (457×610mm) oder größer sind üblich. Bei solchen Größen ist die Panel-Ausnutzung entscheidend: große Serverboards ergeben oft nur 1 Board pro Panel.
Ein typisches 24-Lagen-Serverboard hat 5-8 getrennte Bohrprogramme: Durchkontaktierungen, 2-3 Back-Drill-Programme (oben, unten und ggf. mittlere Übergänge) sowie 1-2 Blindvia-Programme. Die Gesamtzahl der Bohrungen kann 50.000 pro Board überschreiten.
Umfang der Impedanz-Coupons
Mit 12+ Signallagen und mehreren Impedanzzielen (50Ω SE, 85Ω/100Ω differential, eventuell 42.5Ω oder 75Ω) kann das Coupon-Set 20-30 einzelne Impedanzstrukturen enthalten. Der Platz am Panelrand reicht oft nicht aus - deshalb werden separate Testpanels parallel zu den Produktionspanels gefertigt.
Registrierkontrolle
Die Registrierung bei 24 Lagen wird über CCD-Kamera-Ausrichtung der inneren Tooling-Ziele, Röntgenprüfung nach der Laminierung und Messungen nach dem Bohren sichergestellt. Gesamtgenauigkeit: ±3mil Standard, ±2mil fortgeschritten.
Laminierprozess für 24 Lagen
24-Lagen-Boards benötigen kombinierte Laminierung - typischerweise 2-3 Presszyklen. Die inneren 16-20 Lagen werden im Primärpresszyklus laminiert, danach werden pro Seite 2-4 Buildup-Lagen sequenziell hinzugefügt. Jeder Zyklus belastet die bereits laminierten Lagen thermisch, weshalb ein High-Tg-Core-Material erforderlich ist (für Megtron-6-Boards durch mehrere Zyklen wird Tg ≥180°C empfohlen).
Die Pressparameter für ultragering verlustbehaftete Materialien unterscheiden sich von FR-4: Megtron-6-Prepreg benötigt eine langsamere Temperaturrampe (1.5°C/min statt 2.5°C/min), längere Haltezeit bei der Aushärtetemperatur (90 Minuten statt 60 Minuten) und geringeren Spitzendruck (250-300 PSI statt 350-400 PSI), um Glasgewebeschäden bei Spread-Glass zu vermeiden.
DFM-Regeln für 24-Lagen-Serverboards
Differential-Pair-Routing
- Der Abstand innerhalb des Paares muss über die gesamte Leiterbahn konstant bleiben: Variable Abstände verursachen Impedanzschwankungen, die sich über 6+ Zoll aufaddieren.
- Nicht nahe am Plattenrand routen: Der Edge-Effekt verändert die Impedanz von Leiterbahnen innerhalb von 50mil zum Panelrand um 2-5%.
- Mindestabstand Via zu Differentialpaar: 20mil Mitte-zu-Mitte zwischen einem Durchkontaktierungs-Via und der nächsten Differentialpaar-Leiterbahn, um Crosstalk zu begrenzen.
Back-Drill-Designregeln
- Back-Drill-Freiraumzone: Auf keiner Lage zwischen Bohreintritt und Zieltiefe darf eine innere Leiterbahn innerhalb des Back-Drill-Durchmessers liegen (Via-Loch + 8mil).
- Vermeidung von Überlappung bei beidseitigem Back-Drilling: Wenn dieselbe Via von beiden Seiten zurückgebohrt wird, müssen mindestens 8mil Abstand zwischen den beiden Bohrböden bestehen, damit nicht durchgebrochen wird.
- Integrität der Beschichtung nach Back-Drill: Der verbleibende Via-Barrel-Abschnitt (von der Signallage bis zur nächstgenutzten Lage) muss ≥25μm Beschichtung behalten - Back-Drilling darf diesen Bereich nicht beschädigen.
Thermisches Management für leistungsstarke Serverkomponenten
Server-Prozessoren ziehen 200-400W. Thermische Via-Arrays unter dem Sockel leiten Wärme zu inneren Kupferebenen, die sie über das Board verteilen. Mit Megtron-6-Dielektrikum (Wärmeleitfähigkeit ca. 0.3 W/mK, ähnlich FR-4) bleiben Kupferebenen der primäre Wärmeweg. Eine board-level Thermalsimulation hilft, Thermal Vias so zu platzieren, dass sie die Junction-Temperatur am effektivsten senken.
24-Lagen-Boards jenseits von Servern: Telekom, HPC und Hybriddesigns
### Telekom-Infrastruktur5G-Core-Router und optische Transportplattformen nutzen 24 Lagen für dichte Hochgeschwindigkeitsverdrahtung mit mehreren 400GbE-/800GbE-Schnittstellen.
HPC- und AI-Beschleunigerboards
GPU- und AI-Beschleunigerboards mit HBM-Schnittstellen neben schnellen SerDes können 24 Lagen mit HDI-Via-Strukturen für Fine-Pitch-BGA-Escapes unter großen Packages benötigen.
RF-/Digital-Hybrid bei 24 Lagen
Für Telekom-Boards mit integrierten HF-Sektionen sind Hybrid-Stack-ups möglich, die PTFE oder Rogers auf RF-Lagen mit Megtron auf Digitallagen kombinieren - bitte Materialkompatibilität mit unserem Engineering-Team abstimmen.
Starrflex bei 24 Lagen
Die komplexesten Starrflex-Konstruktionen nutzen 24 Lagen, um hochdichte starre Bereiche mit Flex-Interconnects in militärischen und Luftfahrt-Systemen zu kombinieren.
Kanalsimulation vs. Produktionsrealität: Die Lücke schließen
Warum simulierte und gemessene Kanäle abweichen
Jeder 112G-PAM4-Kanal wird im Design mit Werkzeugen wie Ansys HFSS, Keysight ADS oder Cadence Sigrity simuliert. Diese Simulationen prognostizieren Insertion Loss, Return Loss und Crosstalk auf Basis idealer Materialwerte und Nenngeometrien. In der Produktion zeigen Boards jedoch typischerweise 0.5-1.5 dB mehr Insertion Loss pro 6-Zoll-Kanal als simuliert. Ursachen dieser „Simulation-to-Reality Gap“ sind unter anderem:
Kupferrauheitsmodelle. Simulationswerkzeuge nutzen vereinfachte Modelle (Hammerstad, Huray), die die fraktale Kupferoberfläche nur näherungsweise darstellen. Reales VLP-Kupfer hängt in seiner Oberflächenstruktur vom konkreten Folienlieferanten, der Charge und der angewendeten inneren Oxid- oder Oxide-Alternative-Behandlung ab. Ein 20%-Fehler in der Rauheitsmodellierung bedeutet bei 28GHz bereits 0.1-0.2 dB/Zoll Fehler - über 6 Zoll ist das erheblich.
Dk/Df bei Betriebsfrequenz. Materialdatenblätter geben Dk und Df meist bei 10GHz an, aber 112G PAM4 enthält noch viel Energie bei 28GHz (Nyquist) und darüber hinaus. Sowohl Dk als auch Df ändern sich mit der Frequenz, und die Extrapolation von 10GHz auf 28GHz verursacht 5-10% Fehler. HILPCB-VNA-Coupon-Messungen erfassen die tatsächlichen Dk/Df-Werte bei Betriebsfrequenz und liefern dem Design Rückkopplung für die Simulationskorrelation.
Via-Modellgenauigkeit. Simulierte Via-Modelle bilden die Nenngeometrie ab, doch Fertigungsschwankungen (Anti-Pad-Registrierung, Bohrpositionsgenauigkeit, Back-Drill-Tiefe) erzeugen eine Via-zu-Via-Impedanzvariation von ±2-3Ω um das 50Ω-Ziel. Bei einem Kanal mit zwei Via-Transitions summiert sich das zu 0.5 dB Insertion-Loss-Variation zwischen Boards.
Methodik zur Produktionskorrelation
Für kritische 112G-Kanäle liefert HILPCB mit jeder First-Article-Charge ein „Simulation-Correlation-Paket“:
- VNA-gemessene S-Parameter auf dedizierten Leiterbahn-Coupons (6- und 12-Zoll-Längen) auf jeder eindeutigen Signallage
- Extrahierte Dk- und Df-Werte bei 1, 5, 10, 20 und 28GHz aus den Leiterbahn-Coupon-Messungen
- Via-Transition-S-Parameter aus einer Trace-Via-Trace-Teststruktur zur Trennung von Via- und Leiterbahnverlust
- Kupferrauheitsmessung der eingehenden Kupferfolie per Profilometrie (Rz- und Sa-Werte)
Mit diesen Daten können Designer ihre Simulationsmodelle mit gemessenen Material- und Geometrieparametern aktualisieren und die Lücke von ±1.5 dB auf ±0.3 dB schließen. Für nachfolgende Produktionschargen mit demselben Material und Prozess kann das aktualisierte Modell die Kanalperformance so genau vorhersagen, dass vollständige Compliance-Tests pro Charge reduziert oder ganz vermieden werden können.
Oxide-Alternative-Behandlung: Der unterschätzte Verlustsenker
Standard-Oxidbehandlung (Brown Oxide oder Black Oxide) rauht die Kupferoberfläche der Innenlagen auf, um die Haftung an Prepreg-Harz während der Laminierung zu verbessern. Diese Mikro-Rauheit erfüllt einen wichtigen mechanischen Zweck - doch bei 28GHz zerstört sie die glatte Oberfläche, die VLP-Kupfer eigentlich liefern soll.
Wirkungsquantifizierung
Auf einem 24-Lagen-Megtron-6-Board mit VLP-Kupfer (Rz 2-3μm):
- Mit Standard-Oxidbehandlung: Die effektive Oberflächenrauheit steigt durch Oxid-Dendriten auf Rz 5-7μm. Zusätzlicher Leiterverlust bei 28GHz: +0.15-0.20 dB/Zoll. Über 6 Zoll: +0.9-1.2 dB.
- Mit Oxide-Alternative-Behandlung (Bondfilm oder gleichwertig): Die Rauheit bleibt bei Rz 2-4μm. Zusätzlicher Leiterverlust: +0.03-0.05 dB/Zoll. Über 6 Zoll: +0.18-0.30 dB.
Der Unterschied - etwa 0.7-0.9 dB pro 6-Zoll-Kanal - ist der größte prozessseitig kontrollierbare Verlustsenker, den der Fertiger hat. Bei einem 112G-PAM4-Kanal mit einem gesamten PCB-Verlustbudget von 5-6 dB bei Nyquist entspricht das 12-18% des gesamten Budgets.
Warum nicht jeder Fertiger Oxide-Alternative anbietet
Oxide-Alternative-Behandlungen benötigen andere Chemie, separate Prozessbäder und Qualifikationstests zur Verifikation ausreichender Haftung. Der Haftmechanismus ist chemisch (kovalente Bindung) und nicht mechanisch (Verzahnung), wodurch der Prozess weniger fehlertolerant gegenüber Kontamination und Schwankungen in der Oberflächenvorbereitung ist. HILPCB betreibt dedizierte Oxide-Alternative-Linien speziell für High-Speed-Boards mit 24+ Lagen.
Großformatfertigung: Die besondere Herausforderung von Serverboards
Panel-Abmessungen
Server-Motherboards erreichen 457mm × 610mm (18" × 24") oder mehr - damit gehören sie zu den größten in Volumen gefertigten PCBs. Bei diesen Abmessungen liefern Standard-Produktionspanels nur 1 Board pro Panel (oder 2 Boards auf übergroßen 21" × 24"-Panels), wodurch Materialausnutzung und Panel-Yield besonders wichtig werden.
Ein einzelnes verschrottetes 24-Lagen-Panel auf Megtron 6 bedeutet allein Materialkosten von 300-500 US-Dollar - noch ohne Verarbeitung. Bei 2% Yield-Verlust (ein typischer Wert für komplexe 24-Lagen-Serverboards) verursacht ein Lauf mit 1.000 Panels 20 verschrottete Panels und 6.000-10.000 US-Dollar Materialverschwendung. Genau deshalb hat Prozesskontrolle bei 24 Lagen direkte und erhebliche Kostenfolgen.
Bohren auf großen Panels
Große Panels erfahren beim Bohren mehr thermische Ausdehnung als Standardformate. Ein 610mm-Panel, das sich bei einem Temperaturanstieg von 30°C (Umgebung plus Spindelwärme) mit der CTE von FR-4 von 14 ppm/°C ausdehnt, verschiebt die gegenüberliegende Ecke um 256μm relativ zu den Registriermarken. HILPCB kompensiert die thermische Ausdehnung der Bohrmaschinen in Echtzeit mit Temperatursensoren im Bohrbett und softwarekorrigierten Bohrkoordinaten - so bleibt die Bohrregistrierung über das gesamte Panel innerhalb von ±2mil.
Produktionsreife 24-Lagen-Fertigung bei HILPCB
24-Lagen-Serverboards, die 112G-PAM4-Compliance bestehen, erfordern einen Fertigungspartner mit Materialbestand, Prozessdisziplin und Messinfrastruktur, die die Qualitätserwartungen von Tier-1-OEMs in jeder Charge abbilden.Ultragering verlustbehaftete Materialien: Megtron 6, Megtron 7, Isola I-Speed, I-Tera MT40. Spread-Glass- und Flat-Glass-Prepregs. Vollständige Lot-Rückverfolgbarkeit mit Eingangsprüfung von Dk/Df.
Kontrolle der Kupferrauheit: VLP- und HVLP-Kupfer auf High-Speed-Lagen. Oxide-Alternative-Behandlung der Innenlagen. Eingehende Kupferprofile per Profilometrie geprüft.
Via-Optimierung: Back-Drilling mit ±6mil Genauigkeit, Dual-Side-Back-Drilling, Anti-Pad-Optimierung auf Basis vollwelliger EM-Simulation.
Impedanzpräzision: ±5% differentiale Impedanz auf High-Speed-Lagen, ±8% auf allgemeinen Lagen. TDR-Messung auf umfangreichen Coupon-Sets.
Insertion-Loss-Verifikation: VNA-Messung bis 40GHz auf Trace-, Via- und Crosstalk-Coupons. Dk/Df-Extraktion pro Produktionscharge. Panels, die die Verlustspezifikation nicht erreichen, werden verworfen.
Großformatfähigkeit: Panels bis 24"×30" für Server-Motherboards und Backplane-Formate.
Qualitätssysteme: IPC-6012 Class 3, 100% elektrische Prüfung, Querschnittsanalyse, thermische Stressprüfung, vollständiges SPC mit archivierten Daten.
Produktion: NPI-Prototypen ab 10 Arbeitstagen, Serienfertigung mit wöchentlichen Chargen und konstanter Wiederholbarkeit. Vollständige Turnkey-SMT-Bestückung für bestückte Serverboards.