Die Kleinserienproduktion von KI-Server-Motherboard- und Backplane-PCBs ist keine verkleinerte Variante der Massenfertigung – sie ist ein eigenständiger NPI-Prozess, bei dem sich Teststrategie, Materialzuweisung und Lieferanteneinbindung mit jeder Bauphase ändern. Ein KI-Beschleuniger, der 700 W auf einer 20–30-schichtigen Leiterplatte mit PCIe 6.0 und 112G-PAM4-SerDes verbraucht, lässt sich nicht mit demselben Ansatz validieren wie ein Standard-Server-Board, und ein EVT-Bau mit 5 Einheiten rechtfertigt nicht denselben Werkzeugaufwand wie ein PVT-Lauf mit 200 Einheiten.
Dieser Leitfaden unterstützt Hardware-Ingenieure, NPI-Teams und Einkäufer bei vier Entscheidungen: In welcher NPI-Phase sich das Projekt befindet, welche Spezifikationen und Teststrategien zu dieser Phase passen, welche Lieferantenfähigkeiten erforderlich sind und welche Punkte vor der Freigabe jedes Baus festzulegen sind.
Welche NPI-Phasen gelten für die Kleinserien-PCB-Produktion von KI-Servern?
KI-Server-Motherboard- und Backplane-Programme durchlaufen in der Regel vier NPI-Phasen. Jede Phase verfolgt ein anderes Hauptziel, eine andere Bau-Stückzahl und ein anderes zu schließendes Risiko.
NPI-Phasen-Entscheidungsmatrix für KI-Server-PCBs
| Phase | Stückzahl | Hauptziel | Teststrategie | Festzuschreibende Punkte |
|---|---|---|---|---|
| EVT | 1–5 Einheiten | Stackup, PDN und grundlegende SI verifizieren | Flying Probe; kein Adapter; TDR-Coupons | Kritische RF/SerDes-Netze; Stackup; Materialklasse |
| DVT | 5–50 Einheiten | Impedanz, BGA-Escape, Backdrill-Stubs validieren | TDR-Coupons je Panel; AOI; AXI; optionales ICT | Laminat-Charge; Oberflächenfinish; Backdrill-Umfang; Stecker-Bestellnummern |
| PVT | 50–200 Einheiten | Press-Fit-Ausbeute, Thermozyklen, Produktionsstabilität verifizieren | ICT-Adapter falls gerechtfertigt; FCT; Thermozyklus-Stichprobe | Vollständiges Stackup; Panelisierung; Abnahmekriterien; SPC-Plan |
| Produktion | 200+ Einheiten | Stabile Lieferung; Kostenoptimierung; kontinuierliche Verbesserung | Bed-of-Nails-ICT; 100% AOI/AXI; FCT-Stichprobe | Materialzuweisung; Langzeit-Laminatbindungen |
Welche Signalintegritäts-Schwellwerte gelten für KI-Server-Backplanes?
KI-Server-Backplanes leiten PCIe 5.0/6.0, CXL 2.0/3.0 sowie 112G/224G-PAM4-SerDes über Kanäle, die häufig über 20 Zoll lang sind. Das PCB-Material und die Impedanzkontrolle müssen zur Datenrate passen.
Referenz für Hochgeschwindigkeits-Schnittstellenparameter
| Schnittstelle | Datenrate | Codierung | Materialklasse | Impedanzziel |
|---|---|---|---|---|
| PCIe 4.0 | 16 GT/s | NRZ | Mid-Loss | 85/100 Ω ±10% |
| PCIe 5.0 | 32 GT/s | NRZ | Low-Loss / Ultra-Low-Loss | 85/100 Ω ±8% |
| PCIe 6.0 | 64 GT/s | PAM4 | Ultra-Low-Loss / Extremely-Low-Loss | 85 Ω ±8% (Gen6) |
| 112G SerDes | 112 Gbps | PAM4 | Extremely-Low-Loss (Megtron 7/8, Tachyon 100G) | 100 Ω ±7% |
| DDR5-6400 | 6400 MT/s | NRZ | Low-Loss | 40 Ω ±10% |
Backdrilling wird für Kanäle über 10 GHz empfohlen und über 25 Gbps zwingend erforderlich. Der verbleibende Stub sollte unter 12 mil für 25-Gbps-NRZ und unter 2 mil für 224G-PAM4 liegen. Die Kupferfolie sollte für Kanäle über 28 GHz HVLP (Ra < 3 µm) oder HVLP2 (Ra < 2 µm) sein, da Standard-ED-Kupfer (Rz 5–8 µm) bei 28 GHz zusätzliche 0,3–0,5 dB/Zoll verursacht.
Wie gehen Sie mit Strom- und Thermischen Herausforderungen um?
KI-Beschleuniger wie der NVIDIA H100 können eine Spitzenleistung von 700 W erreichen, und eine 8-GPU-Serverplattform kann insgesamt über 10 kW überschreiten. Die Leiterplatte muss stabilen Strom liefern und gleichzeitig Spannungsabfall, Rauschen und Wärme kontrollieren.
Wichtige Designaspekte:
- Niedrigimpedanz-PDN: Großflächige Strom- und Masseebenen mit Heavy-Copper-PCB-Konstruktion (3 oz oder mehr; kritische Abschnitte können über 6 oz liegen). PDN-Zielimpedanz ≤ 0,5 mΩ für hochstrom-KI-Prozessoren.
- Entkopplungsstrategie: Optimierung des Kondensatornetzwerks basierend auf Kapazität, ESR, ESL, Platzierungsabstand und Frequenzverhalten. Power-Integrity-Simulation sollte der Prototypfertigung vorausgehen.
- Thermisches Management: Thermal-Via-Arrays, eingebettete Kupferstrukturen, Kupfermünzen-Technologie und Materialien mit hoher Wärmeleitfähigkeit. Die Leiterplatte ist Teil der thermischen Lösung, nicht nur das elektrische Substrat.
Welche DFM-Kontrollen sind bei Kleinserien-KI-Server-Boards wichtig?
Große mehrlagige KI-Backplanes mit ungleichmäßiger Kupferverteilung sind während Lamination und Reflow anfällig für Verzug. Der Verzug muss für eine zuverlässige SMT-Bestückung in der Regel unter 0,5 % bleiben.
Kritische DFM-Aspekte:
- Größe und Verzug: Symmetrisches Stackup; ausgewogene Kupferverteilung; optimiertes Panel-Layout; kontrollierte Laminationsparameter.
- Bohrpräzision: Hohe Lagenzahlen und Aspect-Verhältnisse (18:1 oder höher) erfordern CCD-ausgerichtetes Bohren, fortschrittliche Tiefenkontrolle und präzises Registrierungsmanagement (±25 µm).
- Leiter- und Lötstoppmasken-Präzision: Hochdichte Abschnitte können 3/3 mil (75/75 µm) Leiter und Abstand erfordern. Imaging-Genauigkeit, Ätzgleichmäßigkeit und Lötstoppmasken-Registrierung beeinflussen die Steckerzuverlässigkeit direkt.
- Via-Strukturen: Back-Drilling zur Stub-Entfernung auf Hochgeschwindigkeitspfaden; HDI-PCB-Blind-/Buried-Vias für dichte Routingzonen; harzgefüllte Vias für Via-in-Pad-Designs.
Referenz der Fertigungsfähigkeiten für KI-Server-Backplanes
| Parameter | Typischer Bereich | Erweiterte Fähigkeit |
|---|---|---|
| Lagenzahl | 20–30 Lagen | Bis zu 64 Lagen |
| Plattendicke | 3,2–6,4 mm | Bis zu 10,0 mm |
| Maximalabmessungen | 600 × 800 mm | 600 × 1200 mm |
| Impedanzkontrolle | ±10% Standard | ±5% (±3% Spezialist) |
| Backdrill-Tiefengenauigkeit | ±0,05 mm | ±0,025 mm |
| Aspect-Verhältnis | 15:1–20:1 | Bis zu 30:1 |
| Leiter/Abstand | 4/4 mil | 3/3 mil (2/2 Spezialist) |
Wie arbeiten SMT- und THT-Bestückung auf KI-Server-Backplanes zusammen?
KI-Server-Backplanes kombinieren hochdichte Halbleiterbauteile und hochstromfähige mechanische Steckverbinder und erfordern eine Bestückung mit gemischten Technologien.
- SMT-Bestückung: BGA-Prozessoren, Hochgeschwindigkeitsstecker (MCIO, Gen-Z), Entkopplungskondensatoren und kleine passive Bauteile. Große Server-PCBs haben eine erhebliche thermische Masse, was angepasste Reflow-Profile und Mehrzonen-Öfen erfordert.
- THT/Durchstecklöten: Hochstrom-Leistungsstecker, mechanische Verstärkungen und Board-to-Board-Steckverbinder. Traditionelles Wellenlöten ist für doppelseitige SMT-Boards oft ungeeignet; selektives Löten und robotergestütztes Löten bieten eine bessere Prozesskontrolle.
- Press-Fit-Steckverbinder: Erfordern dedizierte Vorrichtungen und kontrollierte Einsteckkraft. Press-Fit-Lochtoleranzen sind oft enger als bei generischen PTH.
HILPCB bietet SMT-Bestückungsdienste für gemischte Technologiebestückung, einschließlich Durchstecklöten und SMT-Integration.
Welche Teststrategie passt zu jeder NPI-Phase?
KI-Server-Backplanes sind hochwertige Hardware, bei der umfassende Tests unerlässlich sind. Die Teststrategie sollte mit Baustückzahl und Risiko skalieren.
| Testtyp | EVT (1–5) | DVT (5–50) | PVT (50–200) | Produktion (200+) |
|---|---|---|---|---|
| Elektrischer Rohboardtest | Flying Probe | Flying Probe | Flying Probe oder ICT | ICT (Bed-of-Nails) |
| AOI | 100% | 100% | 100% | 100% |
| AXI (Röntgen) | Stichprobe | 100% BGA | 100% BGA | 100% BGA + Stichprobe |
| TDR-Impedanz-Coupon | Je Panel | Je Panel | Je Panel + SPC | Je Panel + SPC |
| FCT | Optional | Empfohlen | Erforderlich | Stichprobe |
| Thermozyklus | — | Stichprobe | Stichprobe | Periodisch |
Für Kleinserienbauten wird Flying-Probe-Testen bevorzugt, da es hohe Adapterkosten vermeidet. ICT wird bei PVT-Stückzahlen wirtschaftlich gerechtfertigt, wo sich die Adapterkosten über ausreichend Einheiten amortisieren. Die FCT-Adapterkonstruktion erfordert die Zusammenarbeit zwischen Hersteller und Kunden-Engineering-Teams.
Wie wählen Sie einen Kleinserien-KI-Server-PCB-Lieferanten aus?
Die Auswahl eines Lieferanten für die Kleinserien-KI-Server-PCB-Produktion erfordert die Überprüfung von Fähigkeiten, die über die Standard-PCB-Fertigung hinausgehen. Verwenden Sie diese Scorecard zur Bewertung von Kandidaten.
Scorecard zur Lieferantenbereitschaft für KI-Server-PCBs
| Fähigkeit | Bestehens-Schwelle | Anzufordernder Nachweis |
|---|---|---|
| Fertigung hoher Lagenzahlen | ≥ 30 Lagen; Aspect-Verhältnis ≥ 20:1 | Frühere Bauaufzeichnungen; Querschnitt-Proben |
| Verarbeitung von Ultra-Low-Loss-Material | Erfahrung mit Megtron 6/7/8, Tachyon 100G | Laminationsprofil; Materialqualifizierungsbericht |
| Backdrilling | CNC-Backdrill; ±0,05 mm Tiefengenauigkeit | Backdrill-Protokoll; Rest-Stub-Messung |
| Impedanzkontrolle | ±5% mit TDR-Verifikation | TDR-Coupon-Bericht; SPC-Diagramm |
| Handling großformatiger Panels | ≥ 600 × 800 mm; Verzug < 0,5% | Verzugsmessdaten; Panelisierungsplan |
| Bestückung mit gemischten Technologien | SMT + selektives Löten + Press-Fit | Bestückungsfähigkeitsliste; früherer KI-Server-Bau |
| Kleinserienflexibilität | Mindestmenge 1 Board; kein NRE für Standardprozesse | Angebotsstruktur; Lieferzeit-Zusage |
| Engineering-Support | DFM/DFA-Review; SI-Stackup-Beratung | DFM-Berichtmuster; Reaktionszeit-SLA |
Was sollten Sie vor jedem Bau festlegen?
Die Pre-Release-Kontrollcheckliste definiert, was vor jedem NPI-Bau festzuschreiben ist. Punkte, die nicht zur entsprechenden Phase festgelegt sind, führen zu Respins, Materialwechseln oder Ausbeute-Überraschungen.
Vor EVT:
- Stackup mit Materialklasse pro Lage und Dielektrikumdicke
- Kritische SerDes-Netzliste mit Impedanzzielen
- Stecker-Bestellnummern (vorläufig akzeptabel)
- Oberflächenfinish-Spezifikation
- Flying-Probe-Test-Netzliste
Vor DVT:
- Alle EVT-Punkte festgelegt
- Laminatklasse und Lieferant festgelegt
- Backdrill-Umfang und Tiefenregeln
- Stecker-Bestellnummern und Pinout-Maps finalisiert
- TDR-Coupon-Plan
- Press-Fit-Lochtoleranzen
- Abnahmekriterien (IPC Class 3 für Vias)
Vor PVT:
- Alle DVT-Punkte festgelegt
- Panelisierung und Kupferbilanz optimiert
- SPC-Plan für kritische Parameter
- ICT-Adapterkonstruktion (falls durch Stückzahl gerechtfertigt)
- FCT-Adapter und Testprogramm
- Thermozyklus-Testplan
HILPCB unterstützt die Produktion komplexer hochgeschwindigter mehrlagiger PCBs mit DFM-Analyse, um Fertigungsrisiken vor der Produktion zu erkennen. Dies hilft Kunden, von der Prototypentwicklung in die stabile Kleinserienproduktion überzugehen. Für die Backplane-PCB-Fertigung bietet HILPCB Dienstleistungen von der Designoptimierung über Bestückung bis zum Testing.
Häufige Fragen
Warum benötigt Kleinserien-KI-Server-Backplane-Arbeit dennoch eine vollständige Prozessplanung?
Kleinserienproduktion reduziert nicht die technischen Anforderungen. KI-Server-Backplanes erfordern weiterhin Hochgeschwindigkeits-Routing, kontrollierte Impedanz, Heavy-Copper-Strukturen, fortschrittliche Bestückung und vollständige Validierungstests. Das Überspringen der Prozessplanung, um in der EVT-Phase Zeit zu sparen, erzeugt Respin-Risiko, das das gesamte Programm um Wochen verzögert.
Welche Tests sind für Kleinserien-Backplane-Bauten am wichtigsten?
Für EVT sind Bare-Board-Flying-Probe und TDR-Coupons unerlässlich. Für DVT kommen 100% AOI, AXI für BGA-Inspektion und optionales FCT hinzu. Für PVT kommen ICT (falls Adapterkosten gerechtfertigt sind), FCT und Thermozyklus-Stichproben hinzu. Die richtige Kombination hängt von Produktionsstückzahl, Adapterkosten und erforderlicher Abdeckung ab.
Was sollten Sie bei einem Kleinserien-Fertigungspartner suchen?
Der ideale Lieferant bietet: Fertigung hoher Lagenzahlen (≥ 30 Lagen), Verarbeitung von Ultra-Low-Loss-Material, Backdrilling-Fähigkeit, ±5% Impedanzkontrolle mit TDR, Bestückung mit gemischten Technologien (SMT + selektives Löten + Press-Fit), Kleinserienflexibilität (Mindestmenge 1 Board, kein NRE) und Engineering-Support mit DFM/DFA-Review. Fordern Sie frühere Bauaufzeichnungen und TDR-Coupon-Berichte als Nachweis an.
Wann sollte ich von Flying Probe auf ICT umsteigen?
Flying Probe wird für EVT und DVT bevorzugt, da es keinen Adapter erfordert und Designänderungen zulässt. ICT wird bei PVT-Stückzahlen (50+ Einheiten) wirtschaftlich gerechtfertigt, wo sich die Adapterkosten über ausreichend Boards amortisieren und die Testabdeckungsanforderungen über das hinausgehen, was Flying Probe in angemessener Zykluszeit liefern kann.
Fazit
Die Kleinserienfertigung von KI-Server-Motherboard- und Backplane-PCBs erfordert koordiniertes Engineering über Signalintegrität, Stromversorgung, thermisches Management, Fertigung, Bestückung und Testing. Die NPI-Phasen-Entscheidungsmatrix ordnet jede Baustückzahl ihrem Hauptziel, ihrer Teststrategie und ihren Festlegungspunkten zu. Die Lieferanten-Scorecard definiert die Fähigkeiten und Nachweise, die zur Qualifizierung eines Fertigungspartners erforderlich sind.
Erfolgreiche Prototyp- und Kleinserienproduktion hängt von der Auswahl eines Partners mit Erfahrung in hochlagigen Backplanes, Verarbeitung von Ultra-Low-Loss-Material, Bestückung mit gemischten Technologien und phasengerechten Teststrategien ab. HILPCB bietet Backplane-PCB-Fertigung und komplette Dienstleistungen von der Designoptimierung über Bestückung bis zum Testing und unterstützt KI-Server-Programme von EVT bis zur Produktion.