PCB-Dokumentationstutorial: Häufige PCB-Designprobleme und eine praktische Checkliste

Einleitung: Von Chaos zu Klarheit in der PCB-Designdokumentation

In der schnelllebigen Elektronikentwicklung ist eine klare, vollständige und präzise PCB-Designdokumentation die einzige Brücke zwischen Entwicklung und Fertigung. Dennoch leiden viele Teams unter Verzögerungen, Mehrkosten oder sogar Produktausfällen, weil Hinweise fehlen, Details missverständlich sind oder die Kommunikation unzureichend läuft. Dieses PCB-Dokumentationstutorial nutzt ein umfassendes FAQ, um typische Probleme entlang des gesamten Ablaufs systematisch zu behandeln, von der Stackup-Planung bis zur finalen Freigabe.

Wir behandeln 20 Kernfragen aus vier Bereichen: Stackup und Impedanz, Layout und Routing, Power und EMC sowie Review und Release. Jede Frage folgt der Struktur Frage → Symptom → Ursache → Lösung → Präventionscheckliste, damit Sie die Hinweise direkt anwenden können. Zusätzlich erhalten Sie eine detaillierte DFM-Release-Checkliste und einen gestuften Lernpfad, damit Ihr Team Design und Dokumentation standardisiert und Risiken frühzeitig eliminiert.

Überblick über das PCB-Design-FAQ

Bevor wir in die einzelnen Fragen einsteigen, bietet die folgende Tabelle einen Schnellindex über die zentralen Herausforderungen, wichtigste Symptome oder Messgrößen und direkte Maßnahmen.

Nr.	Kategorie	Kernfrage	Zentrale Kennzahl / Symptom	Sofortmaßnahme
1	Stackup / Impedanz	Impedanz weit vom Soll entfernt	Gemessene Impedanz > ±10 % Fehler	Stackup-Simulation neu rechnen, Materialien mit Fertiger abstimmen
2	Stackup / Impedanz	Signal kreuzt gesplittete Referenzebene	Ringing, Crosstalk, EMI außerhalb Spezifikation	Umrouten oder Stitching-Kondensator ergänzen
3	Stackup / Impedanz	High-Speed-Eye schließt	Fiber-Weave-Effekt verursacht Jitter	Z-achs-gedrehte Führung oder Glasgewebe mit niedrigem Dk verwenden
4	Stackup / Impedanz	Schlechte EMC bei 4-Lagen-Board	Ungeeignetes Stackup	Klassisches SIG-GND-PWR-SIG verwenden
5	Layout / Routing	Mixed-Signal-Blöcke stören sich	Analograuschen, digitale Fehler	Physische Trennung, Sternmasse, Rückstrompfade steuern
6	Layout / Routing	Schlechter Differenzialpaar-Abgleich	Schlechte S-Parameter, starke FEXT	Strikte Längen- und Abstandsregeln, Routing auf derselben Lage
7	Layout / Routing	Impedanzdiskontinuität an Biegungen	TDR zeigt Impedanzabfall	Bögen verwenden, Abstand in der Biegung kompensieren
8	Layout / Routing	Via-Stubs verschlechtern Signale	Starke Dämpfung oberhalb 28Gbps	Backdrill oder Blind-/Buried-Vias verwenden
9	Layout / Routing	Schlechter Rückstrompfad beim Lagenwechsel	Langsamere Flanken, Ground Bounce	Stitching-Ground-Vias nahe an Signalvias setzen
10	Layout / Routing	Guard Trace falsch eingesetzt	Isoliert nicht, kann Kopplung verschlimmern	Korrekt erden, Abstand > 2–3× Leiterbahnbreite
11	Power / EMC	Decoupling-Kondensator falsch platziert	HF-Rauschen nicht gefiltert, Chip instabil	Direkt an Pins, Strompfad muss über den Kondensator zum Pin laufen
12	Power / EMC	Stromschleifenfläche zu groß	RE-Test nicht bestanden	Schleifen zwischen Power und Ground minimieren
13	Power / EMC	Soll die Masse gesplittet werden?	Unklar, ob ein Split nötig ist	Bevorzugt durchgehende Masse, außer bei Sonderfällen
14	Power / EMC	Praktischer Einsatz der 20H-Regel	Randstrahlung	Power-Plane um 20× Dielektrikumsdicke zurücksetzen
15	Power / EMC	PDN-Impedanz zu hoch	Core-Spannungsabfall	Ebenen nutzen, Decoupling-Kondensatormatrix ergänzen
16	Review / Release	DRC sauber, Board trotzdem fehlerhaft	Regeln decken Designabsicht nicht ab	Vollständige DRC-Regelvorlage PCB aufbauen
17	Review / Release	Gerber, BOM und Pick-and-Place inkonsistent	Falsche Platzierung oder Bauteile	Single Source of Truth, Release-Daten automatisch erzeugen
18	Review / Release	Änderungsmanagement ist chaotisch	Falsche PCB-Version wird gebaut	Strikten ECO-Prozess erzwingen
19	Review / Release	Fab Notes enthalten zu wenig	Viele Rückfragen, Verzögerungen	Detaillierte Stackup-, Impedanz- und Prozesshinweise liefern
20	Review / Release	Fertiger ändert Stackup ohne Freigabe	Impedanz außer Kontrolle, Performance-Verlust	Änderungen verbieten und TDR-Bericht in Fab Notes fordern

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Teil 1: FAQ zu Stackup und Impedanzkontrolle

1. Frage: Warum weicht mein geplantes 50Ω-Design in der Messung um mehr als 10 % ab?

• Symptom: Die TDR-Messung auf einem Impedanzcoupon zeigt 56Ω oder 44Ω und liegt damit weit außerhalb der üblichen ±5 %.
• Ursache:
  1. Ungenaue Stackup-Eingaben: Die in der Entwicklung verwendete Dielektrikumsdicke und der Dk stimmen nicht mit den realen Materialien des Fertigers überein.
  2. Kupferdickenfehler: Die finale Kupferdicke steigt durch die Galvanik und wurde in der Rechnung nicht berücksichtigt.
  3. Abweichende Etch-Kompensation: Der Fertiger kompensiert die Leiterbahnbreite anders als im Design angenommen.
• Lösung:
  1. Früh mit dem Fertiger abstimmen und präzise Dk-/Df-Werte sowie die echte Laminationsstruktur einholen.
  2. Professionelle Impedanztools oder integrierte Solver der EDA-Software nutzen.
  3. In der Fertigungszeichnung Impedanzziel und Toleranz klar angeben und einen TDR-Bericht verlangen.
• Präventionscheckliste:
  • Vor dem Design mit einem professionellen Hersteller wie HILPCB sprechen, um ein empfohlenes PCB-Stackup-Tutorial und Materialparameter zu erhalten.
  • Eine detaillierte Stackup-Zeichnung mit Lagen, Dicken, Materialien und Kupferdicken ins Designpaket aufnehmen.
  • Eine Vorab-Bestätigung des Stackups vor Produktionsstart verlangen.
  • Für kritische Netze Impedanzcoupons und Prüfberichte mitliefern lassen.

2. Frage: Was passiert, wenn ein High-Speed-Signal eine gesplittete Referenzebene kreuzt?

• Symptom: Das Eye verschlechtert sich stark, Ringing und Overshoot treten auf und die EMI-Prüfung fällt mit zu hoher Abstrahlung durch.
• Ursache: Wenn eine Leiterbahn einen Split in ihrer Referenzebene kreuzt, muss der Rückstrom ausweichen. Dadurch entsteht eine große Stromschleife, die wie eine Antenne abstrahlt und zusätzliche Induktivität einführt.
• Lösung:
  1. Umrouten und den Split vermeiden. Das ist die beste Lösung.
  2. Stitching-Kondensator nahe am Split einsetzen, um einen HF-Rückstrompfad mit niedriger Impedanz bereitzustellen.
  3. Kupferbrücke nutzen, wenn der Split unvermeidbar ist, und das Signal gezielt über diese Brücke führen.
• Präventionscheckliste:
  • Kritische High-Speed-Routen bereits im Floorplanning identifizieren und eine durchgehende Referenz darunter sicherstellen.
  • Das Mixed-Signal-PCB-Layout streng partitionieren, die Ground-Plane aber so vollständig wie möglich halten.
  • Mit EDA-SI-Analyse die Rückstrompfadkontinuität prüfen.

3. Frage: Warum zeigen meine Signale oberhalb von 10Gbps auf längeren Strecken schlechte Performance?

• Symptom: High-Speed-SerDes zeigen hohe BER, geringe Eye-Öffnung und starken Jitter.
• Ursache: Fiber-Weave-Effekt. FR-4 besteht aus Glasfaser und Harz mit unterschiedlichem Dk. Wenn eine Leiterbahn überwiegend über Glasfasern und die andere über Harz läuft, entsteht eine Verzögerungsdifferenz, die zu Skew und Common-Mode-Umwandlung führt.
• Lösung:
  1. Leiterbahnen mit kleinem Winkel relativ zum Gewebe führen.
  2. Serpentin- oder leicht gewellte Führung zur Dk-Mittelung einsetzen.
  3. Flachere Glasstile oder mechanisch geglättete Materialien wählen.
  4. Hochgeschwindigkeitsmaterialien mit niedrigerem und stabilerem Dk einsetzen.
• Präventionscheckliste:
  • Für Signale über 5Gbps Laminat und Glasstil explizit in der Spezifikation festlegen.
  • High-Speed-Differenzpaare schräg routen und nicht streng parallel oder senkrecht zur Leiterplattenkante.
  • Mit dem Fertiger abstimmen, ob Anforderungen an die Geweberichtung vorgegeben werden können.

4. Frage: Was ist das beste Stackup für ein einfaches 4-Lagen-Board?

• Symptom: Ein 4-Lagen-Design zeigt schlechte EMC, reagiert empfindlich auf äußere Störungen oder strahlt selbst stark ab.
• Ursache: Ein ungeeignetes Stackup liefert keine guten Referenzebenen und verschlechtert Kopplung und Rückstromführung.
• Lösung:
  • Beste Empfehlung: SIG - GND - PWR - SIG
    • Signale auf oberer und unterer Lage.
    • Durchgehende Ground- und Power-Planes in der Mitte.
    • Vorteile: Gute Kopplung an Referenzflächen, saubere Rückstrompfade und natürliche Flächenkapazität zwischen GND und PWR.
  • Zweitbeste Wahl: GND - SIG - SIG - PWR
    • Nachteile: Zwei benachbarte Signallagen ohne Trennung durch eine Ebene erhöhen Crosstalk-Risiken.
• Präventionscheckliste:
  • Standardmäßig SIG-GND-PWR-SIG verwenden, sofern es keinen starken Gegengrund gibt.
  • Dies im PCB-Stackup-Tutorial dokumentieren und die Absicht erläutern.

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Teil 2: FAQ zu Layout und Routing

5. Frage: Wie sollten Mixed-Signal-Layout und Masseführung behandelt werden?

• Symptom: Analoge Signale wie Audio oder Sensorspannungen enthalten digitale Störungen, was ADC-Genauigkeit reduziert oder Operationsverstärker-Ausgänge verzerrt.
• Ursache: Schnell schaltende Digitalsignale erzeugen Spannungsabfälle auf gemeinsam genutzten Ebenen, und dieses Rauschen koppelt in empfindliche Analogschleifen ein.
• Lösung:
  1. Physische Partitionierung in digitale, analoge und Power-Bereiche.
  2. Sternmasse oder kontrollierte Einpunktverbindung zwischen AGND und DGND, falls erforderlich.
  3. Rückstromführung bewusst managen, damit Digitalrückströme nicht unter Analogbereichen fließen.
• Präventionscheckliste:
  • Im Mixed-Signal-PCB-Layout mit klarer Modulplatzierung beginnen.
  • Analoge Signale über Analog-Referenzen und digitale Signale über Digital-Referenzen führen.
  • Keine Signale, insbesondere schnelle Digitalsignale, über Bereichsgrenzen hinweg routen.

6. Frage: Was sind die Grundregeln für Differenzialpaar-Routing?

• Symptom: Schlechte Differenzial-Eyes, starke NEXT/FEXT und nicht bestandene Compliance-Tests.
• Ursache: Verstöße gegen die Grundlagen Differenzialpaare führen zu Impedanzdiskontinuitäten und Mode-Conversion.
• Lösung:
  1. Längenabgleich für P und N konsequent einhalten.
  2. Konstante Abstände entlang des gesamten Pfads sichern.
  3. Auf derselben Lage routen, wenn möglich.
  4. Symmetrische Übergänge an Pads, Vias und Biegungen beibehalten.
• Präventionscheckliste:
  • Differenzpaare in der EDA-Software als spezielle Pair-Klasse definieren.
  • Strikte Regeln für Breite, Abstand und maximalen Längenunterschied setzen.
  • Störquellen wie Takte oder Schaltregler von Differenzpaaren fernhalten.

7. Frage: Warum verschlechtert sich mein Differenzialpaar an Biegungen?

• Symptom: TDR zeigt einen deutlichen Impedanzabfall an jeder Kurve.
• Ursache: An scharfen Biegungen ist die äußere Leiterbahn länger als die innere, und gleichzeitig verändert sich die lokale Geometrie der Kopplung.
• Lösung:
  1. Bögen oder 45°-Führung verwenden.
  2. Abstand in der Biegung kompensieren, wenn scharfe Biegungen unvermeidbar sind.
  3. Eckkompensation für die innere Leiterbahn nutzen.
• Präventionscheckliste:
  • Differenzial-Routingstil im Tool auf Bögen oder 45° setzen.
  • 90°-Ecken auf Differenzialpfaden vermeiden.

8. Frage: Wann werden Via-Stubs zu einem echten Problem?

• Symptom: Oberhalb hoher Datenraten, oft über 10Gbps, verschlechtert sich das Signal nach einem Via stark und S21 zeigt eine Notch.
• Ursache: Der ungenutzte Teil des Vias bildet einen Stub, der bei Viertelwellenresonanz stark störend wirkt.
• Lösung:
  1. Backdrilling
  2. Blind- oder Buried-Vias
  3. Lagenwechsel minimieren
• Präventionscheckliste:
  • Für Signale über 10Gbps bewerten, ob Backdrill nötig ist.
  • Backdrill-Vias, Tiefe und Toleranz explizit in den Fab-Daten angeben.

9. Frage: Wie stelle ich einen guten Rückstrompfad bei Lagenwechseln sicher?

• Symptom: Nach einem Lagenwechsel werden Flanken langsamer, Ringing tritt auf oder Logikfehler entstehen.
• Ursache: Beim Wechsel der Signallage ist der Rückstrompfad unterbrochen oder nicht niederimpedant mit der vorherigen Referenzebene verbunden.
• Lösung:
  • Ground-Stitching-Vias unmittelbar neben dem Signalvia setzen, damit der Rückstrom einen kurzen Weg behält.
• Präventionscheckliste:
  • Für jeden High-Speed-Lagenwechsel Ground-Vias in unmittelbarer Nähe vorsehen.
  • Bei Differenzialwechseln auf symmetrische Platzierung der Ground-Vias achten.

10. Frage: Isoliert eine Guard Trace immer zuverlässig gegen Störungen?

• Symptom: Eine Guard Trace wird um ein sensibles Analognetz gelegt, aber das Rauschproblem bleibt bestehen oder verschärft sich.
• Ursache: Falsches Guard-Trace-Design kann mehr schaden als nützen.
  1. Floating Guard Trace wirkt wie eine Antenne.
  2. Nur einseitig geerdet kann sie resonant werden.
  3. Falscher Ground-Bezug koppelt weiteres Rauschen ein.
• Lösung:
  1. Mehrpunkt-Erde mit dichter Via-Stitching-Struktur.
  2. Korrekte Abstände gemäß 2W- oder 3W-Regel.
  3. Sparsam einsetzen und bevorzugt durchgehende Ground-Planes nutzen.
• Präventionscheckliste:
  • Vor dem Einsatz einer Guard Trace prüfen, ob Layout- oder Plane-Verbesserungen genügen.
  • Falls eingesetzt, dichte Via-Stitching-Verbindung zur richtigen Referenzebene sicherstellen.

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Teil 3: FAQ zu Power und EMC

11. Frage: Wie sollten Decoupling-Kondensatoren platziert werden?

• Symptom: Der Chip läuft instabil bei hoher Geschwindigkeit, resettet oder zeigt Fehler; auf den Versorgungsschienen liegt viel HF-Rauschen.
• Ursache: Schlechte Platzierung oder Anbindung erhöht die ESL und verhindert wirksame Filterung oder Transientenversorgung.
• Lösung:
  1. Direkt an den Pins platzieren.
  2. Kürzester und breitester Strompfad zwischen Plane, Kondensator und Pin.
  3. Via-Optimierung durch mehrere Vias oder Via-in-Pad.
  4. Mischung aus Kapazitätswerten für breite Frequenzabdeckung.
• Präventionscheckliste:
  • Den Layout-Empfehlungen des Halbleiterherstellers folgen.
  • Decoupling bereits im Schaltplan planen.
  • Bei der Platzierung zuerst Decoupling und nicht Restflächen behandeln.

12. Frage: Wie verstehe und minimiere ich die Stromschleifenfläche?

• Symptom: Das Produkt fällt bei RE-Tests mit scharfen Peaks durch.
• Ursache: Hochfrequente Stromschleifen strahlen elektromagnetische Energie ab, und die Strahlung steigt mit Schleifenfläche, Strom und Frequenz.
• Lösung:
  1. Enge Führung zu Referenzflächen sicherstellen.
  2. Decoupling-Schleifen optimieren.
  3. I/O-Schnittstellen prüfen, damit Signal und Ground eng gekoppelt bleiben.
• Präventionscheckliste:
  • Im Designreview Schleifenflächen kritischer Signale und Power-Pfade gezielt prüfen.
  • Gegebenenfalls 3D-Feldsolver einsetzen, um Stromdichten und Rückstrompfade zu visualisieren.

13. Frage: Sollte ich die Ground-Plane splitten?

• Symptom: Im Mixed-Signal-PCB-Layout ist unklar, ob AGND und DGND getrennt werden sollten.
• Ursache: Die Absicht hinter einem Split ist Rauschtrennung, ein falscher Split verursacht jedoch oft Rückstromunterbrechungen und größere Probleme.
• Lösung:
  • Bevorzugt eine durchgehende Ground-Plane verwenden.
  • Splits nur in Sonderfällen wie hochsensibler Messtechnik, Sicherheitsisolierung oder expliziten Vendor-Vorgaben.
  • Wenn gesplittet wird, eine definierte Brücke vorsehen und alle kreuzenden Signale darüber führen.
• Präventionscheckliste:
  • Vor einem Split prüfen, ob Partitionierung und Platzierung ausreichen.
  • Bei einem Split jede kreuzende Leitung einzeln reviewen.

14. Frage: Was ist die 20H-Regel, und hilft sie heute noch?

• Symptom: Starke Randstrahlung führt zum EMC-Ausfall.
• Ursache: Power- und Ground-Planes erzeugen am Leiterplattenrand Fringing Fields, die nach außen abstrahlen.
• Lösung:
  • 20H-Regel: Die Power-Plane wird um das 20-Fache der Dielektrikumsdicke gegenüber der Ground-Plane zurückgesetzt.
  • Nutzen heute: Bei eng gekoppelten Multilayer-Boards ist der Effekt kleiner, aber besonders an sensiblen Kanten weiterhin hilfreich.
• Präventionscheckliste:
  • Für Power-Lagen im Layout ein kleineres Keep-in als die Boardkontur definieren.
  • Noch besser: die äußerste Lage als durchgehende Ground-Plane ausführen und am Rand mit einer Ground-Via-Fence ergänzen.

15. Frage: Wie entwerfe ich ein PDN mit niedriger Impedanz?

• Symptom: Unter hoher Last fällt die Core-Spannung von FPGA oder CPU ab und das System stürzt ab.
• Ursache: Die PDN-Impedanz ist zu hoch, um den Nanosekundenstrombedarf des Chips zu bedienen.
• Lösung:
  1. Power- und Ground-Planes statt schmaler Leitungen verwenden.
  2. Hierarchische Entkopplung auf Board-, Package- und Die-Ebene umsetzen.
  3. Target-Impedance-Methode nutzen, um die maximal zulässige PDN-Impedanz zu bestimmen.
• Präventionscheckliste:
  • Für High-Performance-Chips PDN-Simulation durchführen.
  • Den Power-Design-Richtlinien des Silicon-Vendors folgen.

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Teil 4: FAQ zu Review und Release

16. Frage: Mein DRC ist sauber. Warum hat das gefertigte Board trotzdem Probleme?

• Symptom: Kurzschlüsse, Unterbrechungen oder schwache Performance treten auf, obwohl das EDA-DRC keine Fehler meldet.
• Ursache: Der DRC-Regelsatz ist unvollständig. Standardprüfungen erkennen keine erweiterten Probleme wie Acid Traps, Copper Slivers, unpassende Solder-Mask-Öffnungen oder Silkscreen auf Pads.
• Lösung:
  1. Vollständige DRC-Regelvorlage PCB aufbauen und zusammen mit dem Fertiger anpassen.
  2. DFF- und DFA-Checks zusätzlich zum DRC durchführen.
  3. Menschliches Review mit Checklisten als letzte Sicherheitsstufe beibehalten.
• Präventionscheckliste:
  • Firmenweite DRC-Regeln regelmäßig aktualisieren.
  • DFM-Review vor jedem Release verpflichtend machen.

17. Frage: Welche Konflikte treten am häufigsten zwischen Gerber, BOM und Pick-and-Place-Dateien auf?

• Symptom: Die SMT-Linie meldet verdrehte Bauteile, falsche Positionen oder falsche Komponenten.
• Ursache: Die drei Freigabedateien stammen aus unterschiedlichen Datenquellen oder wurden manuell verändert, was zu Refdes-, Footprint- oder Rotationskonflikten führt.
• Lösung:
  1. Single Source of Truth und automatische Datengenerierung.
  2. Standardisierte Libraries mit konsistenter Symbol-, Footprint- und 3D-Modell-Basis.
  3. ODB++ oder IPC-2581 verwenden, um Datenkonsistenz zu verbessern.
• Präventionscheckliste:
  • Gerber, Drill und Pick-and-Place vor Release im Viewer überlagern.
  • Einige Komponenten gezielt gegen BOM, Zentroid und PCB prüfen.

18. Frage: Wie manage ich PCB-Designänderungen effektiv?

• Symptom: Das Team ist unsicher, welche Version die aktuelle ist, und eine veraltete Version wird gebaut.
• Ursache: Es gibt keinen formalen ECO-Prozess und keine Versionskontrolle.
• Lösung:
  1. Versionskontrolle mit Git oder SVN.
  2. Formaler ECO-Prozess mit Begründung, Inhalt, Freigaben und Datum.
  3. Klare Versionsnamen in Dateinamen und auf der Silkscreen.
• Präventionscheckliste:
  • Alle Designdateien unter Versionskontrolle halten.
  • Bei jeder Freigabe einen Änderungslog anhängen.

19. Frage: Welche Schlüsselinformationen fehlen typischerweise in Fab Notes?

• Symptom: Nach Übermittlung der Gerber-Dateien stellt der Fertiger viele Rückfragen und verlängert so die Lead Time.
• Ursache: Die Fab Notes sind zu knapp und enthalten nicht genug Informationen für eine eindeutige Fertigung.
• Lösung:
  • Eine Standardvorlage erstellen, die mindestens Materialanforderungen, Stackup-Zeichnung, Impedanzanforderungen, Oberflächenfinish, Farben, Toleranzen und Spezialprozesse abdeckt.
• Präventionscheckliste:
  • Fab-Notes-Vorlage standardisieren und als Teil des PCB-Dokumentationstutorials trainieren.
  • Jeden Auftrag vor dem Versand gegen die Vorlage prüfen.

20. Frage: Warum ändert ein Fertiger mein Stackup manchmal ohne Erlaubnis?

• Symptom: Das Board besteht einfache elektrische Tests, aber die High-Speed-Performance scheitert, weil der Fertiger auf Lager-Materialien ausgewichen ist.
• Ursache: Das Designpaket verbietet Änderungen nicht explizit oder betont nicht, dass das Stackup impedanzkritisch ist.
• Lösung:
  1. In Fab Notes explizit festhalten, dass das Stackup nicht ohne schriftliche Freigabe verändert werden darf.
  2. Impedanzcoupons und TDR-Berichte als Verifikationsmaßnahme verlangen.
  3. Mit verlässlichen Lieferanten wie HILPCB arbeiten, die Kundendokumente strikt umsetzen.
• Präventionscheckliste:
  • Eine Klausel gegen Stackup-Änderungen in Fab Notes einfügen.
  • TDR-Tests als verpflichtenden Abnahmepunkt definieren.

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Zusätzlicher Inhalt: DFM- und Release-Checkliste

Nutzen Sie diese Checkliste als letzte Freigabeschranke, um Vollständigkeit und Genauigkeit der Dokumentation sicherzustellen.

Kategorie	Prüfpunkte	Kennzahl / Anforderung	Verantwortlich
Schaltplan	Eindeutige Refdes	Keine Duplikate	Entwicklungsingenieur
	ERC	Keine Fehler	Entwicklungsingenieur
	BOM passt zum Schaltplan	Richtige Teilenummer / Wert / Footprint	Entwicklung / Einkauf
	Vollständigkeit des Power-Netzes	Alle IC-Power- und Ground-Pins angeschlossen	Entwicklungsingenieur
	Markierung kritischer Signale	High-Speed-, Differenzial- und Clock-Netze beschriftet	Entwicklungsingenieur
Layout	DRC	Keine Fehler	Entwicklungsingenieur
	Silkscreen-Klarheit	Nicht auf Pads, nicht verdeckt, eindeutige Orientierung	Entwicklungsingenieur
	Komponentenabstände (DFA)	Erfüllen Löt- und Rework-Anforderungen	Entwicklung / Prozess
	Befestigungsbohrungen / Keepouts	Korrekt, keine Kollisionen mit Routing oder Bauteilen	Mechanik / Entwicklung
	Fiducials	Anzahl (≥3) und Position passend	Entwicklungsingenieur
	Differenzieller Längenabgleich	Fehler < 5 mil je nach Datenrate	Entwicklungsingenieur
	Impedanzkontrolliertes Routing	Breite / Abstand passend zur Simulation	Entwicklungsingenieur
	Rückstrompfad-Prüfung	Keine Plane-Splits unter Signalen, Ground-Vias bei Lagenwechseln	Entwicklungsingenieur
	Integrität von Power- und Ground-Planes	Keine unnötigen Splits oder Inseln	Entwicklungsingenieur
	Thermal Reliefs	Pads / Vias in großen Kupferflächen korrekt angebunden	Entwicklungsingenieur
Fertigungsdaten	Vollständige Gerber-Dateien	Alle Lagen, Masken, Silkscreen und Drill enthalten	Entwicklungsingenieur
	Drill-Datei	Lochgrößen und Anzahlen passen zum Design	Entwicklungsingenieur
	Stackup-Zeichnung	Klar und vollständig mit allen Parametern	Entwicklungsingenieur
	Fab Notes	Alle Prozess-, Material- und Testanforderungen enthalten	Entwicklungsingenieur
	Pick-and-Place	Refdes, Koordinaten und Rotation korrekt	Entwicklungsingenieur
	BOM	Format korrekt, Refdes, MPN, Footprint und Menge enthalten	Entwicklung / Einkauf
Finales Review	Versionskonsistenz	Alle Dateien und Silkscreen-Versionen stimmen überein	Projektmanager
	3D-Modellprüfung	Keine Kollisionen, Gehäuse passt	Mechanik / Entwicklung
	EQ mit dem Fertiger	Alle Fragen vor dem Build geklärt	Entwicklung / Einkauf
	Impedanzcoupon-Anforderung	Explizit im Release-Paket gefordert	Entwicklungsingenieur

Haeufige Fragen

Warum ist PCB-Dokumentation genauso wichtig wie das eigentliche Layout?

Weil die Dokumentation die Designabsicht in konkrete Fertigungsanweisungen uebersetzt. Wenn Fab Notes, Stackup-Daten, Impedanzziele, Assembly-Vorgaben oder Release-Dateien unklar oder widerspruechlich sind, kann selbst ein gutes Layout falsch gebaut werden.

Welche PCB-Fehler fuehren am haeufigsten zu vermeidbaren Re-Spins?

Typische Ausloeser sind versteckte Fehler bei Power-Pins, falsche Symbol-Footprint-Zuordnung, schwache Decoupling-Platzierung, Split-Plane-Ueberquerungen, unkontrollierte Impedanz, Laengenfehler bei Differentialpaaren und unvollstaendige Fertigungsnotizen. Das sind keine exotischen Sonderfaelle, aber sie zerstoeren immer wieder Termine.

Wie kann ein Team das Risiko vor der Freigabe an die Fertigung senken?

Am wirksamsten ist es, Schematic-Review, Layout-Review, DFM-Review, Stackup-Pruefung und Release-Check als zusammenhaengenden Ablauf zu behandeln. ERC/DRC, Footprint-Abgleich mit Datenblaettern, Pruefung der Referenzebenen und klare Fab Notes entfernen einen grossen Teil vermeidbarer Erstserienfehler.

Fazit und Unterstützung

Gute PCB-Designdokumentation ist nicht nur das Ergebnis technischer Erfahrung, sondern die Grundlage für erfolgreiche Serienfertigung. Wenn Ihr Team die 20 in diesem Artikel beschriebenen Probleme systematisch versteht und vermeidet und die bereitgestellten Checklisten sowie Lernressourcen nutzt, verbessern sich Designqualität, Zeitplan und Fertigungskosten messbar.

PCB design FAQ und routing tips liefern die Theorie. In realen Projekten treten jedoch immer komplexere und speziellere Herausforderungen auf. Von schwierigen pcb stackup issues bis zu detaillierten dfm review-Themen profitieren alle Schritte von Erfahrung und professioneller Unterstützung.

Für Fertigungs- und Montageunterstützung kontaktieren Sie HILPCB über Turnkey Assembly oder SMT Assembly für DFM- und DFT-Hinweise.

Related links

• Turnkey Assembly
• SMT Assembly