24层PCB是商用大批量多层板制造的顶点，是全球服务器主板、数据中心交换机线卡、HPC背板以及电信核心路由器的基础平台。到了这个层数，设计会承载 56G 和 112G SerDes 通道，并以 PAM4 调制方式运行。此时眼图具有三个电压电平，在相同 baud rate 下，开口大约只有 NRZ 的三分之一。插入损耗每增加 0.1dB，都会直接影响可达链路距离和 bit error rate。
为112G PAM4制造24层板，绝不是“把多层板做得更厚”这么简单。它本质上是一项精密材料工程：要选择超低损耗介质，指定表面粗糙度受控的铜箔，管理会造成同对 skew 的玻纤编织效应，借助电磁仿真优化每一次过孔过渡，然后再通过 VNA 插入损耗测量验证每一个生产 panel 的通道性能。
本指南覆盖24层服务器级PCB从材料选型到生产验证的完整制造技术。因为在112G PAM4下，PCB 通道往往就是性能瓶颈，而“能工作”和“不能工作”之间的差别，按英寸计算只有零点几 dB。
来自美国西海岸、欧洲电信基础设施公司以及全球服务器 OEM 的数据中心硬件团队之所以信任 HILPCB，是因为我们把超低损耗材料库存、±6mil 背钻精度、±5% 差分阻抗控制，以及最高到 40GHz 的 VNA 验证结合起来，交付112G PAM4真正需要的通道性能，而不只是样品板上的结果。
HILPCB制造能力： 我们使用 Megtron 6/7 和 Isola I-Speed 制造24层服务器级PCB，提供最高到 40GHz 的实测插入损耗验证、±6mil 背钻精度、±5% 差分阻抗控制，以及用于降低导体损耗的 VLP/HVLP 铜箔，已在112G PAM4量产中得到验证。
本文内容
- 24层服务器与数据中心生态
- 112G PAM4 的叠层架构
- 超低损耗材料工程
- 过孔优化与高精度背钻
- 玻纤编织管理与铜箔粗糙度控制
- 插入损耗预算：每一 dB 去向何处
- 生产验证：VNA 测试与 Dk/Df 提取
- 24层大规模制造流程
- 服务器之外的24层板：电信、HPC与混合设计
- HILPCB 的量产级24层制造能力
24层服务器与数据中心生态
### 服务器主板企业级服务器主板若采用双路或四路处理器，会承载 PCIe Gen 5/6（32-64GT/s）、DDR5（4800-8800MT/s）、CXL（Compute Express Link）以及 UPI（Ultra Path Interconnect）总线，这些都要求在低损耗介质上进行严格控制的差分对布线。24层足以容纳 12-14 个信号布线层，以及 10-12 个电源和地平面。
数据中心交换机线卡
Top-of-rack 和 spine 交换机若总带宽达到 51.2Tbps，就需要在交换 ASIC、光模块笼位（QSFP-DD、OSFP）和 retimer IC 之间路由数百条 112G/224G SerDes 通道。PCB 通道长度通常为 3-12 英寸，插入损耗预算非常紧，几乎没有制造波动空间。
HPC 背板
高性能计算背板要在 20-40 英寸的板长上承载高速串行链路。在112G PAM4条件下，这些长通道的损耗预算极其苛刻，使得背板成为行业中最难的PCB制造任务之一。
电信核心路由器
面向5G传输网络的核心路由平台会使用 400GbE 和 800GbE 接口，每个端口通常采用 8×112G 或 8×224G SerDes。通道合规性必须满足 OIF CEI-112G 或 IEEE 802.3ck 规范。
112G PAM4 的叠层架构
### 关键设计原则在112G PAM4下，叠层架构直接决定通道能否通过合规测试。设计主要遵循三条原则：
对称性。 叠层必须围绕中心对称，以尽量减小大尺寸 panel（18"×24" 或更大）在服务器板上的翘曲。铜分布不对称会引入差异应力，使 panel 弯曲超过 IPC 0.75% 限值。
高速层采用 VLP 铜。 在承载112G通道的信号层上使用 Very Low Profile 铜箔（Rz <3μm），可将导体损耗降到最低，而导体损耗正是28GHz Nyquist 频率下总通道衰减的主要来源。
紧耦合地平面。 高速信号层会与专用地平面配对，介质厚度控制在 3-4mil，以获得最佳 stripline 阻抗控制，并最大限度降低相邻信号层之间的串扰。
典型24层服务器叠层
该叠层会把 6 个高速信号层（承载112G和PCIe通道）对称放置在板面附近，再增加 6 个用于 DDR、通用走线和器件互连的层。L2、L6、L10、L15、L19 和 L23 上的地平面提供屏蔽和回流路径，其余层用于电源平面。
承载112G PAM4通道的每一个信号层都会配对 3-4mil 介质厚度的专用地平面。薄介质会形成强耦合 stripline，从而实现受控阻抗并降低远端串扰。
超低损耗材料工程
在112G PAM4（28GHz Nyquist）下，介质损耗是PCB通道衰减的主导因素。材料选择是影响通道性能最关键的一项决策。24层服务器板材料对比
| 材料 | Dk (10GHz) | Df (10GHz) | 损耗（dB/inch，28GHz stripline） | 成本系数 |
|---|---|---|---|---|
| 标准 FR-4 | 4.2 | 0.020 | ~2.0 | 1× |
| Megtron 4 | 3.8 | 0.005 | ~0.9 | 2.5× |
| Megtron 6 | 3.4 | 0.002 | ~0.55 | 4× |
| Megtron 7 | 3.3 | 0.001 | ~0.40 | 6× |
| Isola I-Speed | 3.6 | 0.003 | ~0.65 | 3.5× |
| Isola I-Tera MT40 | 3.4 | 0.002 | ~0.50 | 4.5× |
| Nelco N7000-2 HT | 3.2 | 0.0015 | ~0.45 | 5× |
对于典型服务器通道长度（4-8 英寸）的112G PAM4，Megtron 6 已成为事实上的行业标准。它在满足损耗性能的同时，量产成本也较为可控。Megtron 7 或同级别的超低损耗材料更适合更长通道或下一代224G设计。
单一材料一致性
24层应尽量使用同一种介质系统，以避免层间切换时出现 Dk 不连续。混合材料叠层，例如信号层用 Megtron 6、平面层用 FR-4，会在材料边界处形成阻抗失配，反射信号能量并恶化 return loss，这对112G PAM4合规来说是不可接受的。
过孔优化与高精度背钻
在厚度 3.0-3.5mm 的24层板中，每一个未优化的过孔过渡在 28GHz 上都会引入 1-3dB 的插入损耗，已经相当于数英寸走线的损耗。到了112G，过孔优化不是可选项。背钻流程与规格
所有112G通道的信号过孔都必须做背钻。目标残余 stub 长度为 ≤8mil（200μm）。高端制造的深度公差为 ±6mil。
许多通道都需要双面背钻：例如信号从 L1 进入并过渡到 L5，需要从底部背钻；信号从 L20 到 L24，则需要从顶部背钻。有些设计甚至要从同一个 via 的两侧同时背钻，这在工艺上可行，但必须严格控制两次钻入的重叠。
Anti-pad 优化
每一层未连接平面上的 anti-pad 直径都会影响过孔阻抗。若目标是 50Ω，信号地平面常见的优化 anti-pad 为 30-40mil；电源平面一般为 40-50mil，以降低电容。不同平面采用不同的 anti-pad 尺寸可以进一步微调阻抗，但会增加制造复杂度。
地回流过孔布局
每一次信号 via 过渡都需要在 20mil 以内布置相邻地回流过孔，且至少布置两个位置，最好四个，形成对称环形结构。地过孔的布局会直接影响过孔过渡阻抗与过孔间串扰。针对112G过孔设计，使用 Ansys HFSS、CST 等全波电磁仿真已经是标准做法。
在24层 Megtron 6 服务器板上的 VNA 测试 coupon 测量表明，量产级插入损耗验证可以直接测到 40GHz，从而确认介质损耗、铜箔粗糙度和过孔过渡都满足112G PAM4通道预算。正是这种测量能力，让 HILPCB 不只是在样板上，而是在每一个生产批次上都能保证通道性能。
玻纤编织管理与铜箔粗糙度控制
在28GHz及以上，二阶损耗机制，也就是玻纤编织效应和铜表面粗糙度，会对总通道损耗产生可测量影响，必须通过材料和工艺选择加以控制。玻纤编织效应
标准 E-glass 织物会形成高 Dk 玻纤束（约 6.2）与低 Dk 树脂窗口（约 3.0）交替的结构。当一对差分线跨越这些区域时，两条线的传播速度会不同，从而产生同对 skew。在112G PAM4下，可容忍的最大 skew 约为 1-2ps，而标准玻纤在最坏情况下会带来 3-5ps/inch。
解决方案： spread glass 织物（如 1078-spread、1067-spread）可将 Dk 波动从 ±15% 降到 ±5%。Panasonic 的 flat glass（NE-glass）技术还能进一步降低波动。将走线相对玻纤纹理以 7-11° 斜向布线，可以避免长距离与玻纤束保持一致对齐，很多服务器板设计师会对关键112G通道指定这个走线角度。
铜表面粗糙度
在28GHz下，铜的 skin depth 约为 0.4μm，已经与标准铜箔表面特征处于同一量级。在粗糙表面上流动的电流路径更长，因此电阻更高。
| 铜箔轮廓 | Rz（峰谷值） | 28GHz 附加损耗 |
|---|---|---|
| 标准 ED（STD） | 8-10μm | +0.3-0.5 dB/inch |
| Reverse Treated（RTF） | 5-7μm | +0.15-0.25 dB/inch |
| Very Low Profile（VLP） | 2-3μm | +0.05-0.10 dB/inch |
| Hyper VLP（HVLP） | 1-2μm | +0.02-0.05 dB/inch |
对于112G通道，VLP 铜箔是最低可接受等级。HVLP 损耗更低，但剥离强度也更低（3-5 lb/in，而不是 6-8 lb/in），具体取舍取决于可靠性要求。
内层氧化替代处理
标准氧化处理（brown/black oxide）会把铜表面粗化，以增强压合附着力，但也会破坏 VLP/HVLP 所追求的平滑表面。氧化替代处理（如 Atotech Bondfilm、MacDermid MultiPurpose Bond）通过化学键合而不是机械粗化来提供附着力，从而保留低粗糙度表面。对于使用 VLP 铜箔的24层 Megtron 6 板，强烈建议采用氧化替代处理，因为标准氧化层在28GHz上会额外带来 0.1-0.2 dB/inch。
插入损耗预算：每一 dB 去向何处
112G PAM4 通道在设计阶段就必须进行正式插入损耗预算，在制造阶段则需要进行生产验证。典型112G通道预算（6英寸PCB通道）
| 损耗项 | 28GHz |
|---|---|
| PCB 走线（6 英寸，Megtron 6，VLP） | 3.3 dB |
| 过孔过渡（TX 端，背钻后） | 0.5 dB |
| 过孔过渡（RX 端，背钻后） | 0.5 dB |
| AC 耦合电容（2 个） | 0.4 dB |
| BGA 封装过渡（TX + RX） | 1.5 dB |
| 连接器（如有） | 1.0 dB |
| 总通道损耗 | 7.2 dB |
典型112G PAM4 SerDes 规范要求，在进行均衡后，总通道插入损耗在 Nyquist 频率下低于 28-32 dB。PCB 部分，也就是走线加过孔，在一个 6 英寸通道中通常必须控制在 5-6 dB 以内，这给制造波动留下的余量非常小。
生产验证：VNA 测试与 Dk/Df 提取
### VNA coupon 测量量产插入损耗通过专用测试 coupon 验证，并使用 vector network analyzer（VNA）从直流测到 40GHz：
- 走线损耗 coupon： 每一种独特信号层上都设置 6 英寸差分 stripline，并以差分模式（Sdd21）测量
- 过孔过渡 coupon： 采用短 trace-via-trace 结构，把过孔损耗与走线损耗隔离开
- 串扰 coupon： 对相邻差分对测量 NEXT（近端串扰）和 FEXT（远端串扰）
若 panel 的插入损耗不达标，则直接判退。结果按批次归档以便追溯。
Dk/Df 提取
在持续的量产监控中，会根据走线 coupon 的测量结果提取 Dk 和 Df，并与材料 datasheet 对比。若出现偏差，通常意味着材料批次变化、工艺引入的变化（例如氧化层过度粗化），或者制造错误（例如介质厚度不正确）。
24层大规模制造流程
### 板尺寸与钻孔复杂度服务器主板是体积最大的量产 PCB 之一，尺寸可达 18"×24"（457×610mm）甚至更大。对于这样的尺寸，panel 利用率非常关键：大尺寸服务器板通常每个 panel 只能做 1 块。
典型的24层服务器板往往有 5-8 套钻孔程序：主通孔、2-3 套背钻程序（顶部、底部，必要时还有板中部过渡）以及 1-2 套盲孔程序。单板总钻孔数可超过 50,000 个。
阻抗 coupon 数量
当有 12 个以上信号层和多个阻抗目标时（50Ω 单端、85Ω/100Ω 差分，甚至 42.5Ω 或 75Ω），coupon 集合可能包含 20-30 种独立结构。panel 边框空间往往不够，因此需要和生产 panel 一起制造专用测试 panel。
对位控制
24层的 registration 通过 CCD 相机对内层定位点进行对准、压合后 X-ray 复核以及钻后测量来控制。总精度标准可达 ±3mil，高级工艺可达 ±2mil。
24层压合流程
24层板通常采用组合压合，也就是 2-3 次压合循环。内层 16-20 层会在第一次主压合中完成，然后每侧再逐步增加 2-4 层 buildup。每一次循环都会把热应力叠加到已压合层上，因此核心材料必须是高 Tg 材料；对于经过多次循环的 Megtron 6 板，建议 Tg ≥180°C。
超低损耗材料的压合参数与 FR-4 不同：Megtron 6 prepreg 需要更慢的升温速率（1.5°C/min，而不是 2.5°C/min）、更长的固化保温时间（90 分钟，而不是 60 分钟）以及更低的峰值压力（250-300 PSI，而不是 350-400 PSI），以防止 spread-glass 织物受损。
24层服务器板的 DFM 规则
差分对布线
- 同对间距必须沿整条走线保持恒定： 间距变化会在 6 英寸以上的路径中累积阻抗波动。
- 避免靠近板边布线： 距离 panel 边缘 50mil 以内的走线会受到 edge effect 影响，阻抗偏移 2-5%。
- 过孔到差分对的最小间距： 通孔 via 与最近差分对走线之间的中心距至少 20mil，以限制串扰耦合。
背钻设计规则
- 背钻清空区： 从钻入点到目标深度之间，任何内层都不能有位于背钻直径范围内的走线（via 孔径 + 8mil）。
- 双面背钻重叠防护： 如果同一个 via 需要从两侧背钻，两个钻底之间至少保留 8mil 间距，避免贯穿。
- 背钻后的镀铜完整性： 保留的 barrel 段（从信号层到最近已使用层）必须保持 ≥25μm 镀铜，背钻不能破坏这一段。
高功耗服务器器件的热管理
服务器处理器的功耗通常为 200-400W。socket 下方的热过孔阵列会把热量传到内层铜平面，再由铜平面在整板范围扩散热量。对于 Megtron 6 介质，其导热系数约 0.3 W/mK，与 FR-4 接近，因此铜平面仍然是主要散热通道。通过板级热仿真，可以把热过孔放在最能降低结温的位置。
服务器之外的24层板：电信、HPC与混合设计
### 电信基础设施5G核心路由器和光传输平台会把24层用于高密度高速布线，并集成多个 400GbE/800GbE 接口。
HPC 与 AI 加速板
承载 HBM 存储接口以及高速 SerDes 的 GPU 和 AI 加速板，可能需要24层，并使用 HDI过孔结构 来完成大封装下的细间距 BGA 扇出。
24层 RF/数字混合设计
对于需要集成 RF 部分的电信板，可以采用混合叠层，在 RF 层使用 PTFE 或 Rogers，在数字层使用 Megtron。具体材料兼容性请与我们的工程团队确认。
24层刚挠板
最复杂的 刚挠板结构会把24层用于结合高密度刚性区域与 柔性互连 的军工和航空航天系统。
通道仿真与量产现实：弥合差距
为什么仿真与实测会不一致
每一条112G PAM4通道在设计时都会使用 Ansys HFSS、Keysight ADS 或 Cadence Sigrity 等工具进行仿真。这些仿真基于理想材料属性和名义几何，预测插入损耗、回波损耗和串扰。但量产板的实际插入损耗通常比仿真高 0.5-1.5dB/6 英寸。造成这种“仿真到现实差距”的原因包括：
铜粗糙度模型。 仿真工具通常使用简化的粗糙度模型（Hammerstad、Huray）来近似分形铜表面。实际 VLP 铜箔的表面特征会因供应商、批次以及制造中采用的内层氧化（或氧化替代）处理不同而变化。粗糙度建模若误差 20%，在28GHz会转化为 0.1-0.2 dB/inch 的误差，放到 6 英寸通道上就非常显著。
工作频率下的 Dk/Df。 材料 datasheet 的 Dk 和 Df 通常在 10GHz 下给出，但112G PAM4 在 28GHz（Nyquist）及更高频率仍有显著能量。Dk 和 Df 都会随频率变化，从 10GHz 外推到 28GHz 会带来 5-10% 的误差。HILPCB 的 VNA coupon 测量直接捕捉工作频率下的真实 Dk/Df，为设计者提供仿真相关性反馈。
过孔模型精度。 仿真的 via 模型捕捉的是名义几何，但制造波动（anti-pad 对位、钻孔位置精度、背钻深度）会让单个 via 的阻抗在 50Ω 目标附近产生 ±2-3Ω 波动。在包含两个过孔过渡的通道中，这种波动会让不同板之间的插入损耗差异增加约 0.5dB。
量产相关性方法
针对关键112G通道，HILPCB 会在每个首件批次提供一份“仿真相关性包”：
- 在专用走线 coupon（6 英寸和 12 英寸）上测得的 VNA S 参数，覆盖每一种独特信号层
- 由走线 coupon 测得的 1、5、10、20 和 28GHz 的 Dk/Df
- 来自 trace-via-trace 结构的过孔过渡 S 参数，用于把过孔损耗与走线损耗分离
- 对来料铜箔进行轮廓测量得到的铜粗糙度数据（Rz 和 Sa）
这些数据让设计者可以用实测材料与几何参数更新仿真模型，把仿真到现实的差距从 ±1.5dB 收敛到 ±0.3dB。后续若继续使用相同材料和工艺的量产批次，更新后的模型可以较准确地预测通道性能，从而减少甚至取消每一批次的完整通道合规测试。
氧化替代处理：被低估的降损工艺
标准氧化处理（brown oxide 或 black oxide）会粗化内层铜表面，以提升压合时与 prepreg 树脂的附着力。这种微粗糙度在机械上非常必要，但在28GHz会破坏 VLP 铜箔所追求的平滑表面。
影响量化
在使用 VLP 铜箔（Rz 2-3μm）的24层 Megtron 6 板上：
- 使用标准氧化处理： 由于氧化枝晶生长，等效表面粗糙度提升到 Rz 5-7μm。28GHz 下额外导体损耗：+0.15-0.20 dB/inch。换算到 6 英寸通道：+0.9-1.2 dB。
- 使用氧化替代处理（Bondfilm 或同类方案）： 表面粗糙度保持在 Rz 2-4μm。额外导体损耗：+0.03-0.05 dB/inch。换算到 6 英寸通道：+0.18-0.30 dB。
这两者之间大约 0.7-0.9 dB/6英寸通道 的差距，是制造端最重要、且可控的降损工艺之一。对于 Nyquist 处总 PCB 损耗预算只有 5-6dB 的112G PAM4通道来说，这相当于整个预算的 12-18%。
为什么不是每家厂都提供氧化替代处理
氧化替代处理需要不同的化学体系、独立的工艺槽以及附着力验证测试。其附着机理是化学键合，而不是机械咬合，因此对污染和表面预处理波动更敏感。HILPCB 为高速24层及以上板件保留了专门的氧化替代处理产线。
大尺寸制造：服务器板的独特挑战
Panel 尺寸
服务器主板尺寸可达 457mm × 610mm（18" × 24"）甚至更大，是量产中最大的PCB之一。到了这个尺寸，标准 18" × 24" 制造 panel 往往只能做 1 块板（或在更大的 21" × 24" panel 上做 2 块），因此材料利用率和单 panel 良率变得格外重要。
在 Megtron 6 上，一块报废的24层 panel 仅材料成本就可能达到 300-500 美元，还不算加工成本。若良率损失 2%（复杂24层服务器板的典型水平），一条 1,000 panel 的生产批次会报废 20 个 panel，仅材料浪费就达到 6,000-10,000 美元。这就是为什么24层的过程控制会带来直接且显著的成本影响。
大 panel 钻孔
大 panel 在钻孔时会比标准尺寸 panel 产生更大的热膨胀。一个 610mm 的 panel 在钻机主轴热量和环境升温造成 30°C 温升时，若按 FR-4 的 CTE 14 ppm/°C 计算，远角相对对位目标会偏移 256μm。HILPCB 的钻孔设备通过钻床温度传感器和软件修正后的钻孔坐标实时补偿热膨胀，在整个 panel 上保持 ±2mil 的钻孔对位。
HILPCB 的量产级24层制造能力
要制造能通过112G PAM4通道合规的24层服务器板，需要一个在材料库存、工艺纪律和测量基础设施上都能匹配一线 OEM 质量期望的制造伙伴。超低损耗材料： Megtron 6、Megtron 7、Isola I-Speed、I-Tera MT40。采用 spread glass 和 flat glass prepreg。来料 Dk/Df 全批次验证并带材料追溯。
铜粗糙度控制： 高速层使用 VLP 和 HVLP 铜箔。内层采用氧化替代处理。来料铜箔轮廓通过轮廓仪验证。
过孔优化： ±6mil 精度背钻、双面背钻、以及基于全波电磁仿真的 anti-pad 优化。
阻抗精度： 高速层差分阻抗控制在 ±5%，通用层控制在 ±8%。在完整 coupon 集上做 TDR 测量。
插入损耗验证： 对走线、过孔和串扰 coupon 进行最高到 40GHz 的 VNA 测量。按批次提取 Dk/Df。任何损耗不达标的 panel 直接报废。
大 panel 能力： 支持服务器主板和背板格式，panel 尺寸最高到 24"×30"。
质量体系： IPC-6012 Class 3、100%电测、切片分析、热应力测试，以及带归档数据的完整 SPC。
生产能力： NPI 样机可在 10 个工作日开始交付，量产可按周供货并保持稳定重复性。对已贴装的服务器板可提供完整 Turnkey SMT 组装。