Intels Loihi 2 verarbeitet sensorische Echtzeitdaten bei unter 1 W. IBMs NorthPole erreicht bei der Bildklassifizierung die 12-fache Energieeffizienz führender GPUs. Akida von BrainChip führt On-Device-Learning im Milliwatt-Leistungsbereich durch. Diese neuromorphen Prozessoren (Neuromorphic processors) werden in Serienproduktion für autonome Robotik, Satellitennutzlasten, Hörgeräte und industrielle Inspektion ausgeliefert – und jeder einzelne von ihnen bringt Herausforderungen beim PCB-Design mit sich, die mit Standardpraktiken für digitale Platinen nicht zu lösen sind: 100:1 dynamische Leistungsschwankungen in Mikrosekunden, Sub-Threshold-Analog-Neuronen-Schaltkreise, die empfindlich auf Rauschen im Mikrovolt-Bereich reagieren, und asynchrone, ereignisgesteuerte I/O (event-driven I/O) ohne Takt-Referenz.
HILPCB fertigt neuromorphe Computing-PCBs von 4-Lagen-Evaluierungsplatinen für die Forschung bis hin zu 16-Lagen-Produktionsträgerplatinen – im Dienste von Chip-Entwicklern, Forschungseinrichtungen und Produktfirmen, die vom Gehirn inspirierte Computertechnologie weltweit in Automobil-, Verteidigungs-, Medizin- und Industrieanwendungen einsetzen.
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- Warum neuromorphe Chips andere PCBs benötigen
- Stromversorgung (PDN) für durch Spikes getriebene dynamische Lasten
- Mixed-Signal-Routing für Sub-Threshold-Neuronen-Schaltkreise
- Ereignisgesteuertes Sensor- und I/O-Interface-Design
- Thermisches Design für Leistungsschwankungen vom Milliwatt- zum Wattbereich
- Von Forschungs-Evaluierungsplatinen zu Produktionsmodulen
Warum neuromorphe Chips andere PCBs benötigen
Ein konventioneller Prozessor variiert auf Zeitskalen von Millisekunden vielleicht um das Zweifache zwischen Leerlauf und Volllast. Ein neuromorpher Spiking-Neural-Network-(SNN)-Prozessor variiert innerhalb von Mikrosekunden um das 100-fache. Im Ruhezustand zieht der Chip 5 mA. Wenn ein Ausbruch von Spikes (Spike burst) das Netzwerk durchläuft – ausgelöst durch ein visuelles Ereignis einer DVS-Kamera, einen akustischen Beginn von einer Silizium-Cochlea oder einen taktilen Kontakt von einem neuromorphen Hautsensor – schnellt der Strom in unter 10 μs auf 500 mA hoch und fällt dann innerhalb von 50 μs wieder ab. Dies ist der normale Betriebsmodus des Prozessors.
Dieses durch Spikes getriebene Leistungsverhalten sprengt die Annahmen, die im konventionellen PDN-Design (Power Delivery Network) verankert sind. Standard-Entkopplungsstrategien (Decoupling) gehen von glatten Strom-Hüllkurven mit überlagertem Hochfrequenzrauschen aus. Neuromorphe Lasten sind genau das Gegenteil – der gesamte Leistungsbedarf ist die "Transiente" (transient).
Gleichzeitig verwenden viele neuromorphe Architekturen Transistoren, die im Sub-Threshold-Bereich (schwache Inversion) bei Signalpegeln von 50–300 mV arbeiten – 10- bis 100-mal rauschempfindlicher als Standard-CMOS-Digitallogik. Ein Rausch-Spike in der Stromversorgung von nur 1 mV verschiebt das effektive synaptische Gewicht um 5–10 %, was die Klassifizierungsgenauigkeit des Netzwerks direkt herabsetzt. Die PCB muss Rauschpegel (Noise floors) auf dem Niveau von Instrumentierungsqualität erreichen, während sie gleichzeitig Multi-Gigabit-Host-Schnittstellen auf derselben Platine führt.
Wie sich das Design neuromorpher PCBs unterscheidet
- 100:1 dynamischer Leistungsbereich: Die PDN-Impedanz muss die Regulierung über eine kontinuierliche Laständerung von 5 mA bis 500 mA aufrechterhalten – eine standardmäßige Zwei-Punkt-Lastsprunganalyse bei Leerlauf und voller Leistung ist für durch Spikes angetriebene Lasten unzureichend.
- Rauschempfindlichkeit im Sub-Threshold-Bereich: Rauschpegel auf Board-Ebene unter 100 μV (im Band von 1 Hz–10 MHz) sind für analoge Neuronen-Schaltkreise erforderlich – vergleichbar mit Präzisions-Instrumentierungs-PCBs, nicht mit digitalen Prozessorträgern.
- Breitbandiges asynchrones EMI: Der taktlose (clock-free) Handshake zwischen den Neuronen-Cores erzeugt Spread-Spectrum-Emissionen – herkömmliche Taktharmonischen-Filterung ist gegen dieses Rauschmuster wirkungslos.
- Vielfältige Gehäusetypen: Chips von Start-ups und universitären Fertigungsstätten kommen in allen Varianten an, von Standard-BGA über Custom-Interposer bis hin zu Chip-on-Board – dies erfordert eine äußerst flexible Methodik beim PCB-Design, keine digitalen Layout-Kochrezepte.
Stromversorgung (PDN) für durch Spikes getriebene dynamische Lasten
Standard-Mehrphasen-VRM-Designs erreichen eine Bandbreite von 100–300 kHz (3–10 μs Reaktion). Neuromorphe Spike-Ausbrüche kommen in weniger als 10 μs an. Das Entkopplungsnetzwerk muss die gesamte transiente Energie absorbieren, während der Spannungsregler erst noch "aufholt" – Tausende Male pro Sekunde.
PDN-Architektur für neuromorphe Prozessoren
- Ultra-Breitband-Entkopplung: Eine dreistufige Kondensatorplatzierung, die 6 Frequenzdekaden abdeckt – 100 μF Polymer für ausgedehnte Spike-Bursts, 1 μF MLCCs in 2 mm Abstand für das Mittelfrequenz-Ansprechverhalten und 10–100 pF innerhalb des Gehäuseschattens (package shadow) für Transienten beim Einsetzen der Spikes. Die Platzierung wird durch Zeitbereichssimulationen tatsächlicher Spiking-Aktivitätsmuster optimiert.
- Isolierte analoge LDO-Versorgung: Separate LDO-Regler (>70 dB PSRR bei 1 MHz) für die analogen Versorgungsleitungen der Sub-Threshold-Neuronen – eine sternpunktförmige Erdung (Star-point grounding) verbindet analoge und digitale Ground-Planes an einem einzigen Punkt unter dem neuromorphen IC auf Multilayer-Platinen (10–16 Lagen).
- Adaptive Voltage Scaling (AVS): VRM mit PMBus/I²C-Spannungsprogrammierung und <5 μs Sollwert-Reaktion – die PDN-Impedanzspezifikation wird über den vollen dynamischen Spannungsbereich von 0,5–1,2 V für ein von der Spike-Aktivität abhängiges Power-Management aufrechterhalten.
- Strom-Telemetrie in Echtzeit: Hochbandbreitige (>1 MHz) Strommessung auf der Kern-Schiene (core rail) des Prozessors unter Verwendung von Kelvin-verbundenen Shunt-Widerständen (±0,5 % Toleranz) – dies ermöglicht eine Echtzeitüberwachung der Spike-Aktivität und eine leistungsbewusste (power-aware) Optimierung von Workloads.
Mixed-Signal-Routing für Sub-Threshold-Neuronen-Schaltkreise
Die wesentliche Herausforderung beim neuromorphen PCB-Design im Mixed-Signal-Bereich ist die Koexistenz von analoger Sensibilität im Sub-Millivolt-Bereich und Multi-Gigabit-Digitalsignalgebung auf derselben Platine. Analoge Neuronen-Interface-Signale bei 50–300 mV teilen sich den Platz auf dem Board mit USB 3.2 (10 Gbps), GbE, PCIe Gen 4 Host-Schnittstellen, FPGA-basierter Spike-Sortierungs-Logik und ereignisgesteuerten Sensorbussen – fünf unterschiedliche Signaldomänen, die jede eine andere Behandlung hinsichtlich Impedanz, Abschirmung und Isolation erfordern.
Mixed-Signal-Layout für neuromorphe Platinen
- Physische Domänentrennung: Die Strom-, Ground- und Signal-Routings für analoge Neuronen-Schaltkreise sind auf einen dedizierten Bereich der Platine mit kontinuierlichen Ground-Plane-Grenzen beschränkt. Verbindungen zwischen Domänen erfolgen über einen einzigen Brückenpunkt mit Ferritperlen-Filterung (Ferrite bead) – um zu verhindern, dass digitale Rückströme durch analoge Ground-Planes fließen.
- Dedizierte Ground-Plane-Architektur: Separate analoge und digitale Ground-Planes in Konstruktionen von 10–16 Lagen, verbunden an einem einzigen Sternpunkt (Star point) unter dem neuromorphen IC, wo sich die internen analogen und digitalen Massepunkte des Chips verbinden. Via-Stitching in 2-mm-Intervallen entlang der Domänengrenzen verhindert Schlitzantennen-Resonanzen (Slot antenna resonance).
- Stripline-Signalisolation: Analoge Neuronen-Interface-Spuren werden auf inneren Stripline-Lagen mit einer Ground-Abschirmung ober- und unterhalb geführt – >40 dB Isolation von digitalen Signallagen. Es wird ein Abstand in der Größe der mindestens 5-fachen Leiterbahnbreite (5x trace width spacing) zwischen analogen und digitalen Signalen eingehalten, oder es werden Guard-Traces mit Masseverbindungen für strengere Beschränkungen verwendet.
- Platzierung der "Quiet Zone": Sub-Threshold-Bias-Generatoren, Spannungsreferenzen und Analog-zu-Spike-Wandler werden mit maximalem Abstand zu Schaltreglern, Oszillatoren und High-Speed-Steckverbindern platziert – die Orientierung der Bauteile wird so ausgerichtet, dass die kapazitive Kopplung zwischen lauten und sensiblen Knoten minimiert wird.
Ereignisgesteuertes Sensor- und I/O-Interface-Design
Neuromorphe Prozessoren verbinden sich mit ereignisgesteuerten Sensoren (Event-driven sensors), die Daten auf grundlegend andere Weise generieren als herkömmliche Frame-basierte Geräte. Ein Dynamic Vision Sensor (DVS Event-Kamera von Prophesee, iniVation oder Samsung) gibt asynchrone Pixel-Ereignisse mit einer zeitlichen Auflösung von Mikrosekunden statt synchroner Frames aus. Eine Silizium-Cochlea erzeugt Spike-kodiertes Audio mit 1 μs zeitlicher Auflösung. Ein neuromorphes taktiles Sensorarray erzeugt asynchron Kontakt-Ereignisse über Hunderte von Taxeln hinweg.
Ein Jitter von 10 μs am Ereigniseingang – für Frame-basierte Systeme unbedeutend – korrumpiert die Lernalgorithmen der Spike-Timing Dependent Plasticity (STDP), bei denen die zeitliche Korrelation zwischen Ereignissen die Informationen codiert. Das PCB-Interface muss diese zeitliche Präzision über alle Sensorkanäle hinweg bewahren.
Event-Interface-PCB-Design
- AER-Bus-Routing: Der Address-Event Representation (AER) Bus mit einem Skew-Matching von ±0,5 ns über alle Adress- und Handshake-Leitungen – LVDS oder Sub-LVDS-Signalisierung auf High-Speed-PCB-Lagen mit einer differenziellen Impedanz von 100 Ω, um Variationen in der Ausbreitungsverzögerung (Propagation delay) zu kontrollieren.
- SPI/QSPI-Sensor-Link: 50–100 MHz SPI für die neuromorphe Sensorkonfiguration und das Event-Streaming (BrainChip Akida, SynSense Speck/Xylo) – längenangepasste Spuren mit ≥3-fachem Abstand zwischen Takt- und Datenleitungen.
- Hardware-Zeitstempel-Synchronisation (Timestamping): PTP-ähnliches Hardware-Timestamping (<1 μs Genauigkeit) über alle Sensor-Schnittstellen hinweg – Verteilung einer gemeinsamen Referenztaktquelle für eine Multi-Sensor-Fusion, bei der Event-Kamera + IMU + Audio auf einer einzigen neuromorphen Trägerplatine kombiniert werden.
- Host-Interface-Domänen-Isolation: USB 3.2 oder GbE Host-Anschlüsse auf dedizierten Signallagen mit kontinuierlicher Ground-Plane-Trennung von der neuromorphen Verarbeitungsdomäne – um zu verhindern, dass Multi-Gigabit-Switching die neuronalen Schaltkreise im Sub-Millivolt-Bereich kontaminiert.
Thermisches Design für Leistungsschwankungen vom Milliwatt- zum Wattbereich
Der neuromorphe Chip verbraucht typischerweise <1 W – aber die unterstützende Elektronik der Trägerplatine (Regler, I/O-Transceiver, Sensorschnittstellen, Kommunikationscontroller) produziert zusammen 5–15 W. Viele Ziele für neuromorphe Deployments – autonome Drohnen, tragbare medizinische Geräte, industrielle Inspektionskameras – sind lüfterlos, batteriebetrieben und kompakt (40×60 mm), was die vollständige Wärmeabfuhr durch Leitung (Conduction) erfordert.
Kompakte thermische Architektur
- Selektive Thermische Via-Strategie: Dichte Arrays thermischer Vias unterhalb der Spannungsregler und I/O-Transceiver – nicht jedoch unterhalb des neuromorphen Chips. Dies kehrt herkömmliche thermische Muster um, die das Management unter dem Hauptprozessor konzentrieren.
- Kupferne Wärmeverteilung (Thermal Spreading): 2 oz Kupfer auf inneren Lagen auf High-Tg FR-4, um die Regler-Hitze über die gesamte Platinenfläche zu verteilen – entscheidend bei Platinen von <100×100 mm, wo konzentrierte Erhitzung lokale Hotspots von 30 °C erzeugt.
- Batteriebetriebene Effizienz: Wandlereffizienz (Converter efficiency), die >90 % bei der typischen neuromorphen Last von 200 mW und >85 % bei einem 2 W-Burst anpeilt – um so Abwärme in versiegelten Gehäusen zu minimieren.
- Industrieller Temperaturbereich: Qualifikation von -40 °C bis +85 °C mit einer Validierung von über 1.500 thermischen Zyklen – zur Unterstützung von Implementierungen in der Outdoor-Robotik, im Verteidigungswesen und im Transportbereich.
Von Forschungs-Evaluierungsplatinen zu Produktionsmodulen
Neuromorphes Computing umfasst ein ungewöhnlich breites Reifespektrum – von universitären Arbeitsgruppen, die in Shuttle-Runs kundenspezifische Chips anfertigen lassen (und in 10 Tagen 3 Platinen für einen Förderungs-Meilenstein benötigen), bis hin zu BrainChip und SynSense, die Tausende von Produktionsmodulen ausliefern. HILPCB unterstützt beide Enden mit der identischen Disziplin hinsichtlich Rauschpegel und Power Integrity (PI).
Fertigung über alle Reifegrade hinweg
- Forschungs-Evaluierungsplatinen (Research Evaluation Boards): 2–10 Platinen für das Bring-Up des Chips – Chip-on-Board (COB) Wire Bonding, kundenspezifische Interposer, analoge Sonden-Zugänge (Probe access), Debug-Header. Schneller 5–7-Tage-Turnaround.
- Entwicklungsplattformen: 50–200 Platinen auf standardisierten Formfaktoren (COM Express Carrier, Jetson-kompatibel) mit serienmäßiger Signal Integrity (SI) für die Algorithmenentwicklung.
- Produktionsmodule: 1.000–10.000+ Einheiten mit automatisierter SMT-Bestückung, ICT (In-Circuit Test), Funktionstest und Schutzlackierung (Conformal Coating) – SPC-kontrollierte Prozesse, die den validierten Rauschpegel aufrechterhalten.
- Multi-Chip-Modul-Integration: Neuromorpher Prozessor + Event-Sensor + Host-Interface als ein einziges Modul auf einer HDI PCB mit 0,1 mm Microvias und Domänentrennung von analoger Qualität.
Häufig gestellte Fragen (FAQ)
Wie unterscheidet sich das Leistungsprofil eines neuromorphen Prozessors von dem einer Standard-CPU? Während eine herkömmliche CPU eine relativ glatte Leistungshüllkurve mit hochfrequentem Rauschen aufweist, befindet sich ein Spiking Neural Network (SNN) Prozessor meist im Leerlauf und schnellt dann in der Leistung hoch – oft um den Faktor 100x – und das in weniger als 10 Mikrosekunden, wenn ein Schwall von Spikes (Spike Burst) verarbeitet wird. Das Power Delivery Network (PDN) der PCB muss so konzipiert sein, dass es diese massiven, augenblicklichen Transienten ohne Spannungseinbrüche (Voltage Sags) absorbieren kann.
Warum ist analoges Routing für neuromorphe Chips so wichtig? Viele neuromorphe Architekturen nutzen analoge Schaltkreise im Sub-Threshold-Bereich, die bei sehr niedrigen Spannungen von 50–300 mV arbeiten. Ein Rausch-Spike von nur 1 mV kann synaptische Gewichte verändern und die KI-Genauigkeit massiv herabsetzen. Dies erfordert, dass das PCB Rauschpegel auf Instrumentierungsniveau beibehält, indem es die analogen Neuronensignale durch Stripline-Routing und isolierte Ground-Planes stark von Multi-Gigabit-Digitalschnittstellen abschirmt und trennt.
Was ist eine ereignisgesteuerte Sensor-Schnittstelle (Event-driven sensor interface)? Im Gegensatz zu Standardkameras, die Bilder (Frames) mit 60 FPS erfassen, geben neuromorphe Sensoren (wie z. B. DVS-Event-Kameras) asynchron nur dann Daten aus, wenn sich ein Pixel ändert, was eine zeitliche Auflösung im Mikrosekundenbereich ermöglicht. Die PCB muss diese Address-Event Representation (AER)-Busse mit extremer Präzision routen (Sub-Nanosekunden-Skew-Matching), um das exakte Timing der Spikes zu bewahren, das für Lernalgorithmen von entscheidender Bedeutung ist.
Wie wird das Wärmemanagement auf kompakten neuromorphen Trägerplatinen gehandhabt? Auch wenn der neuromorphe Chip selbst vielleicht weniger als 1 Watt zieht, kann die unterstützende Elektronik (Spannungsregler, I/O-Transceiver, Sensoren) zusammen 5–15 W erzeugen. Da viele Edge-AI-Anwendungen lüfterlos sind und sich in abgedichteten Gehäusen befinden, fungiert die PCB als primärer Kühlkörper (Heatsink). Dabei werden dicke innere Kupferebenen und dichte Arrays thermischer Vias unter den Reglern verwendet, um die Wärme lateral zu verteilen.