Ein RDL-Fan-out-Package verteilt die Anschlüsse eines oder mehrerer Dies über dünne, lithografisch strukturierte Kupferlagen auf eine größere Anschlussfläche. Dadurch lassen sich hohe I/O-Zahlen, kurze Die-zu-Die-Verbindungen und kompakte Mehrchip-Packages realisieren. Für KI-Beschleuniger, Chiplets, Speicheranbindungen, Hochfrequenzmodule und heterogene Integration ist RDL-Fan-out deshalb eine wichtige Alternative oder Ergänzung zu organischen Substraten und siliziumbasierten Interposern.
RDL-Fan-out ist jedoch nicht einfach „feineres HDI“. Typische Fan-out-Prozesse arbeiten mit temporären Trägern, Die-Platzierung, Epoxid-Moldmassen, rekonstruierten Wafern oder Panels, Dünnfilm-Dielektrika, Fotolithografie, Seed-Schichten und galvanisch aufgebautem Kupfer. Je nach Prozess werden die RDL-Lagen vor oder nach dem Einbetten der Dies hergestellt. Die entscheidenden Risiken heißen daher nicht nur Leiterbahnbreite und Via-Größe, sondern auch Die Shift, Overlay, Wafer- oder Panel-Warpage, Schrumpfung der Moldmasse, RDL-Haftung, Stromdichte, Package-Montage und Prozessausbeute.
Dieser Leitfaden richtet sich an deutsche und europäische Halbleiter-, System- und Packaging-Teams sowie an technische Einkäufer. Er erklärt, welche Architektur- und Designentscheidungen vor dem Layout fallen müssen, welche Daten ein OSAT- oder Fan-out-Prozessanbieter benötigt und wie sich RDL, organisches IC-Substrat, Leiterplatte und Baugruppenmontage sauber voneinander abgrenzen lassen.
Was sollten Teams vor einem RDL-Fan-out-Layout klären?
- Handelt es sich um Fan-out Wafer Level Packaging, Fan-out Panel Level Packaging oder Fan-out auf einem zusätzlichen organischen BGA-Substrat?
- Wird ein Chip-first-, Mold-first-, Face-down-, Face-up- oder RDL-first-Prozess eingesetzt?
- Welche Dies, Chiplets, Speicher, Brücken, passiven Bauteile und Through-Mold-Verbindungen gehören ins Package?
- Welche Die-Abmessungen, Dicken, Bump-Pitches, Bump-Maps, Known-Good-Die-Kriterien und Platzierungstoleranzen gelten?
- Welche RDL-Lagen, Line/Space-Regeln, Via-Öffnungen, Overlay-Grenzen und Kupferdicken bietet der konkrete Prozess stabil in Serie?
- Wie groß sind zulässiger Die Shift, Wafer-/Panel-Bow und Package-Warpage an jedem kritischen Prozessschritt?
- Welche Hochgeschwindigkeits-, Impedanz-, Übersprech-, Skew-, Einfügedämpfungs- und Rückstromanforderungen gelten?
- Welche Ströme, Stromdichten, IR-Drop-, Zielimpedanz- und Entkopplungsgrenzen gelten für die Versorgung?
- Welche Moldmasse, RDL-Dielektrika, Haftvermittler, UBM-, Bump- und Ball-Metallisierungen sind freigegeben?
- Welche thermischen, Feuchte-, Temperaturwechsel-, Reflow- und Board-Level-Zuverlässigkeitsziele gelten?
- Welche Designdaten, Maskenformate, PDK-Versionen, Prüfmuster und Freigabedokumente werden ausgetauscht?
- Wer verantwortet RDL-Fertigung, organisches Substrat, Package-Montage, Leiterplatte, SMT, Test und Endproduktqualifikation?
Welche Fragen beantwortet dieser RDL-Fan-out-Leitfaden?
- Was ist ein RDL-Fan-out-Package und was ist es nicht?
- Welche Fan-out-Prozessarchitektur passt zum Package?
- Welche Eingangsdaten müssen vor dem Layout vollständig sein?
- Wie werden Line/Space, Overlay und Prozessreserve festgelegt?
- Wie beeinflusst Die Shift das RDL-Layout?
- Wie werden RDL-Lagen und Rückstrompfade aufgebaut?
- Wie wird die Signalintegrität im Fan-out-Package ausgelegt?
- Wie wird die Stromversorgung im RDL-Package ausgelegt?
- Was ist bei Chiplets, HBM und Die-zu-Die-Verbindungen wichtig?
- Wie wird Warpage vom Prozess bis zur Baugruppe beherrscht?
- Wie werden Moldmasse, Dielektrikum und Kupfer gemeinsam ausgewählt?
- Was unterscheidet RDL-Vias von HDI-Microvias?
- Wie werden Stromdichte und thermische Grenzen gekoppelt bewertet?
- Welche Zuverlässigkeitsfehler sind bei RDL-Fan-out typisch?
- Wie funktioniert DFM mit einem Fan-out-Prozessanbieter?
- Welche Datenformate und Freigaben gehören zur Übergabe?
- Wie wird das Package an Substrat und Leiterplatte übergeben?
- Welche Validierung muss vor der Serienfreigabe erfolgen?
- Welche Metrologie ist für RDL und Warpage erforderlich?
- Wie werden Ausbeute und Rückverfolgbarkeit aufgebaut?
- Welche Standards und Qualifikationsregeln können gelten?
- Welche Fehler treten in RDL-Fan-out-Projekten häufig auf?
- Welche Nachweise sollte ein Packaging- oder Substratlieferant vorlegen?
- Was bestimmt Kosten und Lieferzeit eines Fan-out-Packages?
- Welche Angaben gehören in eine RDL-Fan-out-RFQ?
- Welche Unterstützung kann HILPCB nach Datenprüfung anbieten?
- Welche technischen Quellen sollten Entwicklungsteams prüfen?
- Welche Fragen stellen Käufer zu RDL-Fan-out-Packages?
Was ist ein RDL-Fan-out-Package und was ist es nicht?
RDL steht für Redistribution Layer. Diese Umverdrahtungslagen führen die feinen Die-Anschlüsse zu größeren Abständen, neuen Anschlusspositionen oder zu weiteren Dies innerhalb des Packages. Beim Fan-out liegt ein Teil der RDL-Fläche außerhalb der ursprünglichen Siliziumfläche. Die Dies werden dafür typischerweise in einer Moldmatrix eingebettet oder mit einer anderen rekonstruierten Trägerstruktur kombiniert.
Worin unterscheidet sich Fan-out von Wafer Level Chip Scale Packaging?
Bei einem klassischen Wafer Level Chip Scale Package bleibt die Package-Fläche ungefähr auf die Die-Fläche begrenzt. Fan-out erweitert die nutzbare Anschlussfläche über den Die-Rand hinaus und ermöglicht dadurch mehr Balls, flexiblere Ball-Pitches oder mehrere eingebettete Komponenten. Die konkrete Grenze hängt vom jeweiligen Prozessanbieter und Package-Aufbau ab.
Worin unterscheidet sich RDL-Fan-out von einer HDI-Leiterplatte?
HDI-Leiterplatten nutzen typischerweise laminierte organische Lagen und lasergebohrte Microvias. Fan-out-RDL wird dagegen in wafer- oder panelnahen Dünnfilmprozessen mit Fotolithografie, polymeren Dielektrika und galvanisch aufgebautem Kupfer hergestellt. Ein fortschrittlicher HDI-Prozess kann ähnliche DFM-Prinzipien benötigen, ist aber keine austauschbare Fertigungstechnologie.
Worin unterscheidet sich Fan-out von einem organischen IC-Substrat?
Ein organisches IC-Substrat besteht meist aus einem Kern oder kernlosen Build-up-Lagen mit ABF-, BT- oder verwandten Materialsystemen. Ein Fan-out-Modul kann ohne solches Laminatsubstrat auskommen oder als Fan-out-on-Substrate zusätzlich auf ein BGA-Substrat montiert werden. In diesem Fall müssen RDL- und Substratregeln getrennt freigegeben werden. Die Fertigung organischer IC-Substrate beschreibt deshalb nicht automatisch einen kompletten wafer- oder panelbasierten Fan-out-Prozess.
Welche Fan-out-Prozessarchitektur passt zum Package?
Die Prozessarchitektur bestimmt, wann Dies platziert, gemoldet, umverdrahtet, gedünnt und vereinzelt werden. Sie beeinflusst Overlay-Budget, Die Shift, Ausbeute, Reparaturmöglichkeiten, RDL-Regeln und Materialauswahl. Das Layout darf deshalb nicht beginnen, bevor der Zielprozess und seine PDK-Version feststehen.
Wie funktioniert ein Chip-first- oder Mold-first-Prozess?
Die Dies werden auf einem temporären Träger platziert und anschließend mit Moldmasse eingebettet. Nach Freilegen der Kontaktseite werden Dielektrikum und RDL aufgebaut. Der Vorteil ist eine direkte Anpassung der Umverdrahtung an den eingebetteten Aufbau. Die Herausforderung ist, dass Platzierung und Moldprozess die Dies verschieben können; diese reale Lageabweichung muss durch Prozesskontrolle und Designreserve aufgenommen werden.
Wie funktioniert ein RDL-first-Prozess?
Die RDL-Struktur wird zunächst auf einem Träger gefertigt. Danach werden die Dies an den vorbereiteten Anschlüssen montiert und eingebettet. Dadurch wird die RDL-Geometrie nicht nachträglich auf bereits verschobene Dies belichtet. Stattdessen werden Die-Bonding-Genauigkeit, Anschlusskoplanarität, Bondausbeute und Schutz der fertigen Dünnfilmstruktur zu zentralen Risiken.
Was ändert sich bei Panel Level Packaging?
Größere rechteckige Panels können Flächennutzung und Durchsatz verbessern. Sie stellen aber höhere Anforderungen an Panelhandling, Beschichtungshomogenität, Lithografie, Galvanik, lokale Verformung und Metrologie über die gesamte Fläche. Ein größeres Format ist nicht automatisch kostengünstiger; Ausbeute und Anlagenreife entscheiden. Nutzengestaltung aus der Leiterplattenwelt kann Hinweise zur Handhabung geben, ersetzt jedoch keine Fan-out-Panel-Prozessanalyse. Für konventionelle PCB-Nutzen bleibt der Leitfaden zur Panelisierung separat relevant.
| Prozessweg | Typischer Vorteil | Kritische Designfrage |
|---|---|---|
| Chip-first, Face-down | direkter Zugang zu Die-Pads nach Rekonstruktion | Wie werden Die Shift und Mold-Warpage aufgenommen? |
| Chip-first, Face-up | zusätzliche Flexibilität für Kontakte und Aufbau | Wie werden Freilegung und Via-Anbindung beherrscht? |
| RDL-first | lithografisch definierte RDL vor Die-Platzierung | Wie groß ist das Die-Bonding- und Bondausbeutefenster? |
| Fan-out on Substrate | große Ballzahl und zusätzliche Package-Ebenen | Wer legt RDL, BGA-Substrat und Leiterplatte gemeinsam aus? |
| Panel Level Packaging | mögliche Flächen- und Durchsatzvorteile | Ist die Prozessuniformität über das Panel serienreif? |
Welche Eingangsdaten müssen vor dem Layout vollständig sein?
Ein RDL-Layout kann nur so belastbar sein wie Die-, Prozess- und Systemdaten. Vorläufige Bump-Maps, unbestätigte Die-Größen oder generische Line/Space-Annahmen führen später zu Maskenänderungen, neuem SI/PI-Modell und wiederholter DFM-Freigabe.
Welche Die- und Package-Daten werden benötigt?
- Die-Abmessungen, Dicke, Toleranzen und Orientierung,
- vollständige Pad-/Bump-Map mit Netzname, Funktion und Koordinatensystem,
- Bump-Geometrie, Metallurgie, Koplanarität und zulässige Belastung,
- Keep-outs, aktive Bereiche, Scribe-Rand und mechanische Sperrzonen,
- Known-Good-Die- und Teststrategie vor dem Einbetten,
- Package-Außenkontur, Ball-Map, Ball-Pitch und Leiterplatten-Schnittstelle,
- zulässige Package-Dicke, Masse, Warpage und thermische Randbedingungen.
Welche Prozessdaten werden benötigt?
Die gültige PDK oder ein gleichwertiges Designregelhandbuch muss Line/Space, Kupferdicke, Via-Öffnung, Capture-Pad, Overlay, Die Shift, Dichtefüllung, Randabstände, UBM, RDL-Lagenzahl und Prüfstrukturen festlegen. Außerdem werden Materialdaten, Prozessreihenfolge, Panel-/Waferformat und Freigabestatus benötigt. Marketingwerte für minimale Geometrien ersetzen keine freigegebenen Serienregeln.
Welche elektrischen Daten werden benötigt?
Netzklassen, Datenraten, Impedanzen, zulässige Verluste, Übersprechen, Skew, Referenzstrukturen, Versorgungsströme, Transienten, Zielimpedanz, Entkopplung und thermische Verlustleistung gehören in einen gemeinsamen Anforderungssatz. Für die Schnittstelle zur Systemleiterplatte muss auch deren Hochgeschwindigkeitsauslegung früh einbezogen werden.
Wie werden Line/Space, Overlay und Prozessreserve festgelegt?
Die engste darstellbare Teststruktur ist nicht automatisch ein wirtschaftliches Serienfenster. Reale Designregeln berücksichtigen Fotolithografie, Fotolack, Seed-Schicht, Galvanik, Ätzen der Seed-Schicht, Dielektrikumsöffnung, lokale Dichte, Schichtdicke, Partikel und Messsystem. Der Prozessanbieter muss zwischen Demonstrationswert, Prototypenregel und qualifizierter Serienregel unterscheiden.
Welche Parameter müssen als zusammenhängendes Fenster betrachtet werden?
| Parameter | Benötigte Freigabe | Risiko bei isolierter Optimierung |
|---|---|---|
| Line/Space | Nennwert, Toleranz und Dichteabhängigkeit | Unterbrechung, Kurzschluss oder hoher Widerstand |
| RDL-Kupferdicke | Zielwert und Gleichmäßigkeit | Impedanz-, Stromdichte- und Topografieprobleme |
| Via-Öffnung und Capture-Pad | Overlay- und Die-Shift-Budget | unvollständige Kontaktierung oder Randtreffer |
| Dielektrikumsdicke | Material- und Prozessstreuung | Impedanzabweichung, Haftungs- oder Warpage-Risiko |
| lokale Kupferdichte | Füllregeln und Sperrzonen | ungleichmäßige Galvanik und mechanische Spannungen |
| Rand- und Scribe-Zonen | Singulations- und Schutzregel | RDL-Riss oder Moldabplatzung |
Wie viel Reserve sollte das Layout vorsehen?
Die Reserve wird aus statistischen Prozessdaten, Overlay, Die Shift, Messunsicherheit und Zielausbeute abgeleitet. Pauschale Prozentaufschläge sind ungeeignet. Für besonders kritische Netze können zusätzliche Teststrukturen, alternative Escape-Pfade oder größere Capture-Geometrien wirtschaftlicher sein als ein Layout am absoluten Grenzwert.
Wie beeinflusst Die Shift das RDL-Layout?
Die Shift bezeichnet die Lageänderung eines Dies zwischen Platzierung, Molden, Aushärten, Trägerwechsel und RDL-Belichtung. Translation und Rotation können über Wafer oder Panel variieren. Wenn das Capture-Pad nur für die nominelle Die-Position ausgelegt ist, führen reale Abweichungen zu unvollständiger Via-Überdeckung oder offenen Verbindungen.
Wie entsteht Die Shift im Fan-out-Prozess?
Temporärkleber, Platzierung, Moldfluss, Schrumpfung beim Aushärten, Temperatur, Trägereigenschaften, Die-Größe und lokale Die-Verteilung beeinflussen die Lage. Ein stabiler Prozess kontrolliert nicht nur den Mittelwert, sondern auch Verteilung, Randzonen und Los-zu-Los-Streuung.
Wie wird Die Shift im Designbudget berücksichtigt?
Die PDK muss zulässige X-/Y-Abweichung und Rotation nennen. Capture-Pad, Via-Öffnung, Escape-Routing und Sperrzonen werden gegen den ungünstigsten qualifizierten Fall geprüft. Adaptive Ausrichtung oder Korrektur für jedes einzelne Die können helfen, müssen aber als reale Produktionsschritte mit Durchsatz, Metrologie und Datenfluss freigegeben sein.
Welche Daten sollten aus Pilotläufen zurückfließen?
Verteilungsdaten nach der Platzierung, nach dem Molden, nach dem Aushärten und vor der RDL-Belichtung zeigen, welcher Prozessschritt die Abweichung erzeugt. Diese Daten gehören in die DFM-Schleife und dürfen nicht nur als abschließender Ausbeutebericht vorliegen.
Wie werden RDL-Lagen und Rückstrompfade aufgebaut?
Mehr RDL-Lagen erhöhen Routingfreiheit, Kosten, Prozessschritte und kumuliertes Overlay. Der Aufbau muss Signale, Versorgung, Rückstrom, Die-zu-Die-Verbindungen, Ball-Escape und mechanische Kupferverteilung gleichzeitig lösen. Eine rein geometrische Autorouting-Lösung kann elektrisch und thermo-mechanisch unbrauchbar sein.
Wie werden Signal- und Referenzlagen zugeordnet?
Kritische Hochgeschwindigkeitssignale benötigen einen kurzen, kontinuierlichen Rückstrompfad. RDL-Referenznetze, Massegitter, Stitching-Verbindungen und Übergänge zwischen Die, RDL, UBM, Ball, Substrat und Leiterplatte werden gemeinsam modelliert. Ein Signal darf beim Lagenwechsel nicht ohne nahe Referenzverbindung bleiben.
Wie werden Kupferfüllung und Sperrzonen behandelt?
Dichtefüllung kann Galvanik und mechanische Gleichmäßigkeit verbessern, darf aber keine unerwünschte kapazitive Kopplung, Wirbelstromschleife oder thermische Sperre erzeugen. Füllregeln werden netz- und zonenabhängig definiert. Sensible Analog-, RF- und Resonatorbereiche benötigen gegebenenfalls andere Regeln als digitale Escape-Zonen.
Wann ist Fan-out on Substrate sinnvoll?
Wenn Ballzahl, Package-Größe, mechanische Steifigkeit oder Leiterplattenanbindung die reine Fan-out-Struktur überfordern, kann das RDL-Modul auf ein organisches Substrat montiert werden. Dann müssen RDL- und Substrat-PDN, Die-zu-Die-Pfade, Ball-Map, Warpage und Montage gemeinsam ausgelegt werden. Eine optimierte RDL allein garantiert keinen guten Übergang vom Package zur Leiterplatte.
Wie wird die Signalintegrität im Fan-out-Package ausgelegt?
Kurze Verbindungen sind vorteilhaft, aber nicht automatisch verlust- oder reflexionsfrei. Die-Übergang, Bump, RDL-Via, RDL-Leitung, UBM, Ball, optionales Substrat und Leiterplatte bilden einen durchgängigen Kanal. Bei hohen Datenraten dominieren Übergänge, Rückstromunterbrechungen, Übersprechen und Modellunsicherheit häufig stärker als die reine Leitungslänge.
Welche Modelle werden für die Kanalbewertung benötigt?
- frequenzabhängige Dk-/Df-Daten des RDL-Dielektrikums,
- reale Kupferdicke, Leitergeometrie und Oberflächenmodell,
- 2D-/3D-Feldmodelle für Bumps, Vias, Antipads und Balls,
- Package- und Board-S-Parameter mit klaren Referenzebenen,
- IBIS-, IBIS-AMI- oder Transistormodelle gemäß Schnittstelle,
- Eckfallbetrachtung für Prozess, Spannung und Temperatur.
Welche Übergänge sind besonders kritisch?
Die-zu-RDL- und RDL-zu-Ball-Übergänge können zusätzliche Induktivität und Kapazität erzeugen. Bei Fan-out on Substrate kommt der Übergang zum organischen Substrat hinzu. Antipad, Rückstromverbindung, Ballbelegung und benachbarte Versorgungsnetze werden deshalb nicht getrennt optimiert.
Wie werden Übersprechen und Skew begrenzt?
Abstand, Parallelführung, Referenzstruktur, Lagenwechsel und unterschiedliche Dielektrikumszonen bestimmen Kopplung und Laufzeit. Längenausgleich allein reicht nicht, wenn Übergänge oder Referenzpfade unterschiedlich sind. Die Freigabe erfolgt gegen elektrische Grenzwerte, nicht nur gegen geometrische Regeln zum Längenabgleich.
Wie wird die Stromversorgung im RDL-Package ausgelegt?
KI-Dies, Chiplets und HBM erzeugen hohe statische und transiente Ströme. Dünne RDL-Leiter können lokale Widerstands- und Stromdichtegrenzen erreichen, während gleichzeitig Versorgungsschleifen möglichst induktionsarm bleiben sollen. PDN-Design muss daher IR Drop, elektromagnetische Stromverteilung, Zielimpedanz, Bump-/Ball-Belegung und thermische Kopplung verbinden.
Wie wird der Gleichspannungsabfall bewertet?
Jede Versorgung wird vom Ball oder Substrat über RDL, Vias, Bumps und On-Die-Verteilung betrachtet. Stromaufteilung, Engstellen, Stromdichte und temperaturabhängiger Kupferwiderstand werden mit ungünstigen Betriebsfällen simuliert. Ein mittlerer Gesamtstrom verdeckt lokale Überlastungen.
Wie wird die dynamische Zielimpedanz erreicht?
Package- und Leiterplattenentkopplung, RDL-Geometrie für Versorgung und Masse, Bump- und Ball-Verteilung sowie Die-Kapazität bestimmen Resonanzen. Die Zuständigkeit zwischen IC-, Package- und Leiterplattenteam muss festlegen, welche Frequenzbereiche und Modelle jede Ebene abdeckt. Die Versorgung kann nicht allein durch zusätzliche Balls repariert werden, wenn der RDL-Pfad eine Engstelle bildet.
Wie werden Signal- und Versorgungsrouting gemeinsam priorisiert?
Flächen für breite Versorgungswege, Rückstrom und thermische Verteilung konkurrieren mit Signal-Escape. Vor dem Detailrouting wird deshalb eine Zonen- und Lagenplanung erstellt. Kritische Versorgungspfade dürfen nicht erst aus Restflächen aufgebaut werden.
Was ist bei Chiplets, HBM und Die-zu-Die-Verbindungen wichtig?
Mehrere Dies erhöhen Funktionsintegration, aber auch Abhängigkeiten zwischen Known-Good-Die, Platzierungsgenauigkeit, Taktung, Test, Thermik und Ausbeute. Ein einzelner schlechter Die oder eine fehlerhafte RDL-Verbindung kann den Wert des gesamten Packages verlieren.
Welche Daten braucht eine Die-zu-Die-Schnittstelle?
Lane-Zahl, Datenrate, Taktarchitektur, Codierung, zulässige Einfüge- und Rückflussdämpfung, Übersprechen, Skew, Bitfehlerrate, Bump-Pitch und Testmodus müssen feststehen. Wenn eine standardisierte Die-zu-Die-Schnittstelle verwendet wird, ist deren Konformitäts- und Interoperabilitätsumfang ausdrücklich zu definieren.
Wie werden Chiplet-Platzierung und Routing gemeinsam optimiert?
Kürzere Verbindungen können SI und Energie pro Bit verbessern, erhöhen aber möglicherweise thermische Kopplung oder Escape-Dichte. Die-Platzierung wird deshalb gemeinsam mit Stromversorgung, Kühlweg, RDL-Lagen, Testzugang und mechanischer Symmetrie optimiert.
Welche Besonderheiten entstehen bei HBM?
HBM-Anbindung verlangt hohe Parallelität, kontrollierten Skew, dichte Versorgung und enge thermische Abstimmung. Die genaue Architektur hängt von Speicher- und Logikgeneration ab. Allgemeine Fan-out-Regeln ersetzen weder den freigegebenen HBM-Schnittstellenleitfaden noch die Package-Lösung des jeweiligen Anbieters.
Wie wird Warpage vom Prozess bis zur Baugruppe beherrscht?
Warpage entsteht aus unterschiedlichen thermischen Ausdehnungskoeffizienten, Schrumpfung der Moldmasse, Die-Verteilung, RDL-Kupfer, Aushärtung des Dielektrikums, Trägerwechsel, Package-Dicke und Temperatur. Entscheidend ist nicht nur der Endwert bei Raumtemperatur, sondern die Formänderung über Molden, RDL-Prozess, Ball-Attach, Reflow und Betrieb.
Welche Designentscheidungen beeinflussen Warpage früh?
- Die-Größe, Dicke, Position und symmetrische Verteilung,
- Package-Größe und Moldkörperdicke,
- lokale und globale RDL-Kupferdichte,
- Anzahl und Position der RDL-Lagen,
- Materialmodul, Glasübergang und thermische Ausdehnung,
- optionales BGA-Substrat und dessen Lagenaufbau,
- Vereinzelungs- und Leiterplattenmontageprozess.
Warum genügt ein einzelner Warpage-Grenzwert nicht?
Ein Package kann bei Raumtemperatur flach erscheinen und sich bei Reflow stark verformen. Deshalb werden Warpage und Bow an definierten Temperaturpunkten und Prozessstufen gemessen. Die zulässige Grenze hängt von Ball-Pitch, Montageprozess, Unterfüllung, Prüfaufnahme und Endprodukt ab.
Wie wird Warpage mit dem Layout rückgekoppelt?
Simulation und Messung werden zonenbezogen verglichen. Wenn Rand, Die-Zone oder Kupfercluster unterschiedliche Krümmung zeigen, können Die-Platzierung, Moldaufbau, Kupferfüllung oder RDL-Verteilung angepasst werden. Eine pauschale Kupfersymmetrie ist hilfreich, aber nicht immer ausreichend.
Wie werden Moldmasse, Dielektrikum und Kupfer gemeinsam ausgewählt?
Materialdaten beeinflussen Prozessfähigkeit, Haftung, elektrische Leistung und Warpage gleichzeitig. Datenblätter mit einem einzelnen CTE- oder Dk-Wert reichen nicht. Benötigt werden temperatur- und frequenzabhängige Eigenschaften, Aushärtebedingungen, Feuchteaufnahme, Modul, Haftung und Wechselwirkung mit Seed-Schicht und Oberflächenvorbehandlung.
Welche Eigenschaften der Moldmasse sind kritisch?
Thermische Ausdehnung, Elastizitätsmodul, Glasübergang, Schrumpfung beim Aushärten, Füllstoff, Fließverhalten, Feuchteaufnahme und Haftung beeinflussen Die Shift, Warpage und Delamination. Granulat-, Flüssig- und Kompressionsmoldprozesse haben unterschiedliche Anlagen- und Geometriegrenzen; die Auswahl folgt dem qualifizierten Prozess.
Welche Eigenschaften des RDL-Dielektrikums sind kritisch?
Fotostrukturierbarkeit, Via-Auflösung, Schichtdicke, Planarisierung, Dk/Df, Feuchteaufnahme, Aushärtetemperatur, mechanischer Modul und Cu-Haftung bestimmen Design und Zuverlässigkeit. Mehrere Dielektrikumslagen kumulieren Topografie und Overlay; ihre Prozessreihenfolge muss im Modell abgebildet werden.
Welche Eigenschaften des Kupferprozesses sind kritisch?
Gleichmäßigkeit der Seed-Schicht, Fotolackprofil, Galvanik, Kornstruktur, Leiterquerschnitt, Seitenwand, Ätzen der Seed-Schicht und lokale Dichte beeinflussen Widerstand und Ermüdung. Nominale Breite und Dicke allein beschreiben den realen Querschnitt nicht.
Was unterscheidet RDL-Vias von HDI-Microvias?
RDL-Vias sind meist lithografisch definierte Öffnungen in dünnen Polymerlagen und werden im anschließenden Metallaufbau kontaktiert. HDI-Microvias in Leiterplatten oder organischen Substraten werden häufig lasergebohrt und separat metallisiert oder gefüllt. Beide werden gelegentlich als „Microvia“ bezeichnet, besitzen aber andere Geometrien, Materialgrenzen und Ausfallmechanismen.
Welche RDL-Via-Regeln müssen bestätigt werden?
Öffnungsgröße, Dielektrikumsdicke, Seitenwandprofil, Capture-Pad, Overlay, Metallüberdeckung, Via-Abstand und zulässige Stromdichte stammen aus der Fan-out-PDK. Bei mehreren RDL-Lagen ist zu klären, ob Vias übereinander liegen dürfen, versetzt werden müssen oder zusätzliche Dichte- und Zuverlässigkeitsregeln gelten.
Wann gelten Regeln für lasergebohrte Microvias zusätzlich?
Bei Fan-out on Substrate oder einer organischen Build-up-Struktur unter dem Fan-out-Modul kommen lasergebohrte Substrat-Microvias hinzu. Dann existieren zwei Via-Technologien mit getrennten DFM- und Zuverlässigkeitsnachweisen. Die Regel eines Bereichs darf nicht auf den anderen übertragen werden.
Wie werden Stromdichte und thermische Grenzen gekoppelt bewertet?
Lokale Stromdichte erhöht die Kupfertemperatur, während warme Zonen Materialmodul, Widerstand, Diffusion und mechanische Ermüdung verändern. Gleichzeitig können mehrere Chiplets unterschiedliche Leistungsprofile besitzen. Elektrische und thermische Simulation müssen deshalb dieselben Betriebsfälle, Materialien und Geometrien verwenden.
Welche thermischen Randbedingungen werden benötigt?
Verlustleistung je Die und Betriebszustand, Wärmeübergang zum Heatspreader, Mold- und Dielektrikumseigenschaften, Umgebung, Kühlkörper, TIM, Substrat und Leiterplatte werden definiert. Für den Systemkontext von KI-Beschleunigern hilft der Überblick zu KI-Chips im Rechenzentrum, ersetzt aber keine Package-spezifische Thermiksimulation.
Welche Bereiche sollten besonders geprüft werden?
Engstellen in Versorgung und Masse, RDL-Via-Cluster, Die-Ränder, Übergänge zu UBM und Balls, HBM-Nähe und asymmetrische Moldzonen können thermisch und mechanisch kritisch sein. Die Lage thermischer Hotspots wird mit RDL-Stromdichte und Warpage-Modell korreliert.
Welche Zuverlässigkeitsfehler sind bei RDL-Fan-out typisch?
Zuverlässigkeit ist eine Kette aus Die, Bump, RDL, Dielektrikum, Mold, UBM, Balls, optionalem Substrat und Leiterplatte. Ein bestandener elektrischer Wafer- oder Paneltest beweist nicht automatisch die Lebensdauer nach der Leiterplattenmontage und im Betrieb.
Welche Fehlerbilder sollten im Risikoanalysemodell stehen?
- RDL-Riss oder Widerstandsanstieg an Engstellen,
- Via-Öffnung oder Riss an der Via-/Pad-Grenze,
- Delamination zwischen Kupfer, Dielektrikum, Die oder Moldmasse,
- Dielektrikumsriss an Topografiesprüngen oder Die-Kanten,
- UBM-, Bump- oder Lötballermüdung,
- Korrosion, Feuchteschaden oder ionische Verunreinigung,
- Elektromigration bei hoher Stromdichte,
- Package-Warpage mit offenen oder nicht benetzten Board-Verbindungen.
Wie wird die Testmatrix aus dem Einsatzprofil abgeleitet?
Temperaturwechsel, Hochtemperaturlagerung, Feuchte-Bias, HAST/uHAST, Reflow-Vorkonditionierung, mechanische Belastung und Tests auf Leiterplattenebene werden nach Zielmarkt und Ausfallmechanismus ausgewählt. Eine allgemeine Zuverlässigkeits-Testmatrix bietet Struktur; die konkreten Bedingungen müssen jedoch für Package, Materialien und Anwendung freigegeben werden.
Warum sind Daisy-Chains und Testfahrzeuge wichtig?
Sie erlauben die elektrische Überwachung kritischer RDL-, Via-, Bump- und Ballpfade während Belastungstests. Teststrukturen müssen die reale Geometrie, Materialfolge und kritischen Zonen repräsentieren. Ein zu einfaches Coupon kann den späteren Fehlermechanismus verfehlen.
Wie funktioniert DFM mit einem Fan-out-Prozessanbieter?
DFM beginnt mit dem qualifizierten Prozess und nicht mit einer frei gewählten Geometrie. OSAT, Foundry, Materialanbieter, Package-Designer und Systemteam müssen PDK, Designregeln, Modelle, Prüfstruktur und Änderungskontrolle auf denselben Stand bringen.
Welche DFM-Prüfungen gehören vor den Maskenstart?
- DRC gegen die freigegebene PDK-Version,
- Verbindungs- oder LVS-Prüfung zwischen Die-Pads, RDL und Balls,
- Prüfung von Die Shift, Overlay und Capture-Margen,
- lokale Kupferdichte, Füllung und Galvanikregeln,
- Stromdichte- und IR-Drop-Prüfung,
- SI/PI- und Übergangsmodelle für kritische Netze,
- Warpage- und thermo-mechanische Bewertung,
- Scribe-, Edge-, Test- und Singulationsregeln,
- Masken-, Revision- und Freigabekontrolle.
Welche Fragen muss ein Prozessanbieter schriftlich beantworten?
Sind die Regeln für Prototyp oder Serie qualifiziert? Welche Wafer-/Panelzonen sind eingeschränkt? Welche Ausbeute- und Cpk-Daten existieren für kritische Merkmale? Welche Materialien und Zweitquellen sind freigegeben? Welche Änderungen lösen eine Requalifikation aus? Welche Roh- und Messdaten erhält der Kunde?
Welche Datenformate und Freigaben gehören zur Übergabe?
Fan-out-RDL wird häufig mit maskenorientierten Layoutdaten wie GDSII oder OASIS ausgetauscht, während Leiterplatten typischerweise Gerber oder ODB++ verwenden. Das tatsächlich akzeptierte Format bestimmt der Prozessanbieter. Eine PDF-Zeichnung oder ein Gerber-Datensatz allein reicht für ein komplexes RDL-Package oft nicht.
Welche Dateien gehören in ein kontrolliertes Freigabepaket?
- RDL-Maskendaten mit Layer-Mapping und Einheiten,
- Die-/Bump- und Package-/Ball-Maps,
- Netzliste und Verbindungsbericht,
- Package-Zeichnung mit Datum, Orientierung und Toleranzen,
- Material- und Prozessspezifikation,
- elektrische und thermo-mechanische Anforderungsdateien,
- DRC-, LVS-, SI/PI-, Warpage- und DFM-Berichte,
- Prüfstruktur-, Test- und Qualifikationsplan,
- Versions-, Prüfsummen-, Freigabe- und Änderungsnachweis.
Wie werden Koordinaten- und Orientierungsfehler verhindert?
Nullpunkt, Achsenrichtung, Spiegelung, Rotation, Die-Seite, Lagenpolarität, Einheit und Skalierung werden in einer visuellen Referenzdarstellung und maschinenlesbar dokumentiert. Ein unabhängiger Import beim Empfänger bestätigt Geometrie, Netzzuordnung und Lagenzuordnung. Die bewährten Verfahren für die Designübergabe lassen sich auf Versions- und Freigabedisziplin übertragen, die Maskendaten selbst bleiben jedoch packaging-spezifisch.
Wie wird das Package an Substrat und Leiterplatte übergeben?
Die Package-Freigabe endet nicht an der Außenkante der RDL. Ball-Map, BGA-Pitch, Package-Warpage, Reflow, Unterfüllung, Leiterplatten-Pad, Entkopplung, Kühlung und Testzugang bestimmen die Ausbeute bei der Leiterplattenmontage. Bei Fan-out on Substrate kommt eine zusätzliche Flip-Chip- oder Bump-Schnittstelle hinzu.
Welche Daten werden für den Übergang vom Package zur Leiterplatte benötigt?
Package-Zeichnung, Ball-Map, Ball-Legierung, MSL, zulässiges Reflow-Profil, Warpage über Temperatur, Koplanarität, Schablonen- und Pad-Empfehlung, Sperrzonen, mechanische Belastungsgrenzen und Nacharbeitsvorgaben gehören in die Übergabe. Ohne diese Daten kann das SMT-Team keinen belastbaren Prozess entwickeln.
Welche SMT-Risiken sollten früh simuliert oder erprobt werden?
Große Packages, enger Ball-Pitch, hohe thermische Masse, Leiterplatten-Warpage und unterschiedliche Aufwärmraten erhöhen das Risiko von Head-in-Pillow, nicht benetzten Verbindungen oder Rissen. Die SMT-Herausforderungen bei KI-Chip-Verbindungen und Risiken bei der Einführung schlüsselfertiger PCBA sollten deshalb vor der Package-Freigabe in den Montageplan einfließen.
Welche Validierung muss vor der Serienfreigabe erfolgen?
Die Validierung prüft Prozessfähigkeit, elektrische Funktion, thermo-mechanisches Verhalten und Montage gemeinsam. Sie beginnt mit Testfahrzeugen und endet erst, wenn Serienmaterialien, Serienanlagen und reale Aufbauten aus Package und Leiterplatte nachgewiesen sind.
Welche Gates sind für eine Pilotserie sinnvoll?
- Design- und PDK-Gate: DRC, Verbindungsprüfung, SI/PI, Warpage und Risikoanalyse sind freigegeben.
- Masken- und Daten-Gate: Lagenzuordnung, Prüfsummen, Referenzdarstellung und Revision stimmen überein.
- Prozess-Gate: Kritische Dimensionen, Overlay, RDL-Dicke, Die Shift und Warpage liegen im Fenster.
- Montage-Gate: Bump-/Ball-Verbindungen, Koplanarität, Reflow und optionale Unterfüllung sind beherrscht.
- Zuverlässigkeits-Gate: Belastungstests zeigen keine unzulässige Drift oder strukturellen Ausfälle.
- Übergabe-Gate: Testgrenzen, Abweichungen, Materialstatus und Änderungskontrolle sind dokumentiert.
Welche Schliff- und Fehleranalyse ist erforderlich?
Querschliffe, SEM/FIB, optische Inspektion, Röntgen und akustische Mikroskopie werden nach vermutetem Fehlermechanismus eingesetzt. Position und Anzahl der Schliffe müssen Die-Rand, dichte RDL-Zonen, Vias, UBM und Balls abdecken. Die Analyse darf nicht nur die unkritische Package-Mitte betrachten.
Wann ist die Serie wirklich freigegeben?
Ein funktionsfähiges Entwicklungslos reicht nicht. Serienfreigabe verlangt reproduzierbare Prozessdaten, definierte Materialquellen, qualifizierte Anlagen, Grenzwerte, Reaktionsplan, Testabdeckung und genehmigte Abweichungen. Jede Änderung an Moldmasse, Dielektrikum, Träger, RDL-Prozess oder Montage kann eine gezielte Revalidierung erfordern.
Welche Metrologie ist für RDL und Warpage erforderlich?
Die Messung muss zur Merkmalgröße und Prozessstufe passen. Kritische Dimension, Overlay, Die-Position, Schichtdicke, Topografie, Warpage und Defekte werden nicht mit einem einzigen System zuverlässig erfasst.
Welche Messgrößen sollten pro Prozessstufe erfasst werden?
- Die X/Y/Rotation nach Platzierung und nach Molden,
- Wafer-/Panel-Bow und lokale Warpage nach Aushärtung, Schleifen, Trägerwechsel und RDL,
- Dielektrikums- und Kupferdicke über die Fläche,
- Line/Space-CD und Seitenwand an dichten und offenen Strukturen,
- Via-Öffnung, Overlay und Metallüberdeckung,
- Defekte, Partikel, Delamination und Hohlräume,
- Package-Koplanarität und Warpage über der Montagetemperatur.
Wie werden Messdaten für DFM nutzbar?
Messwerte werden nach Position, Lot, Anlage, Material und Prozessschritt gespeichert. Verteilungen und Trends sind wichtiger als einzelne Mittelwerte. Designregeln können nur dann verbessert werden, wenn Layoutzone und Prozessdaten eindeutig verknüpft sind.
Wie werden Ausbeute und Rückverfolgbarkeit aufgebaut?
Bei Multi-Die-Packages wirken Known-Good-Die-Ausbeute, Platzierung, RDL, Montage und Test multiplikativ. Rückverfolgbarkeit muss deshalb Die-Los, Wafer-/Panelposition, Moldmaterial, RDL-Los, Package-Montage und Testergebnis verbinden.
Welche Daten sollten einer Seriennummer zugeordnet werden?
- Die-Herkunft, Wafer-ID und Known-Good-Die-Status,
- Platzierungs- und Die-Shift-Messdaten,
- Träger-, Kleber-, Mold- und Dielektrikumslose,
- RDL-Masken- und Prozessrevision,
- kritische CD-, Overlay-, Schichtdicken- und Warpage-Daten,
- Bump-/Ball-Montagelos und Reflow-Profil,
- elektrische Tests, Zuverlässigkeitsmuster und Abweichungen.
Wie unterstützt MES die Fehleranalyse?
Ein MES kann Muster zwischen Position, Anlage, Material und Ausfall sichtbar machen. Es ersetzt aber keine sauber definierten Datenfelder und Grenzwerte. Der Beitrag zur MES-Rückverfolgbarkeit bei KI-Chip-Verbindungen zeigt, warum Prozessdaten schon vor dem ersten Pilotlauf strukturiert werden sollten.
Welche Standards und Qualifikationsregeln können gelten?
Es gibt keine einzelne Norm, die jedes RDL-Fan-out-Package vollständig beschreibt. Produktart, Zielmarkt, Package-Technologie und Kundenanforderung bestimmen die Kombination aus JEDEC-, IPC-, IEC-, AEC- oder kundenspezifischen Regeln.
Welche Regelwerke sollten typischerweise geprüft werden?
- JEDEC-JESD22-Testmethoden für ausgewählte Umwelt- und Zuverlässigkeitsbelastungen,
- JESD47 für stressbasierte Qualifikation integrierter Schaltungen, sofern im Projekt anwendbar,
- J-STD-020 für Feuchte-/Reflow-Klassifizierung nicht hermetischer SMD-Bauteile,
- J-STD-033 für Handhabung, Verpackung, Versand und Einsatz feuchteempfindlicher Bauteile,
- IPC-7094 für Design- und Montageaspekte von Flip-Chip- und Die-Size-Komponenten, sofern vertraglich relevant,
- produktspezifische Automobil-, Luftfahrt-, Medizin- oder Telekommunikationsanforderungen,
- kundenspezifische PDK-, Material-, Test- und Änderungsregeln.
Warum muss die genaue Revision festgelegt werden?
Testbedingungen, Akzeptanzkriterien und Verantwortlichkeiten können sich zwischen Revisionen unterscheiden. RFQ, Qualifikationsplan und Prüfbericht nennen deshalb Dokument, Revision, Abweichung und zuständige Freigabestelle. „JEDEC-konform“ ohne diese Angaben ist nicht ausreichend.
Welche Fehler treten in RDL-Fan-out-Projekten häufig auf?
Warum entstehen offene Verbindungen trotz bestandener DRC?
DRC prüft die nominelle Geometrie. Die Shift, Overlay, Via-Profil, Seed-Unterbrechung, Galvanik oder lokale Partikel können den realen Kontakt trotzdem unterbrechen. Deshalb werden DRC, Prozessdaten, Teststrukturen und Querschliff gemeinsam ausgewertet.
Warum steigt der Widerstand einzelner RDL-Leitungen?
Mögliche Ursachen sind zu geringer Leiterquerschnitt, Ätzen der Seed-Schicht, Galvanikstreuung, Rissbildung, Elektromigration oder fehlerhafte Messreferenz. Positions- und Temperaturabhängigkeit helfen, geometrische von materialbedingten Ursachen zu trennen.
Warum versagt ein Package erst nach Board-Reflow?
Package- und Leiterplatten-Warpage, Feuchte, Reflow-Profil, Ballmetallurgie, Koplanarität oder eine nicht passende thermische Ausdehnung können Fehler erst während der Montage aktivieren. Package- und Leiterplattenqualifikation müssen deshalb verbunden sein.
Warum passt ein gutes SI-Modell nicht zur Messung?
Häufig fehlen reale Übergänge, frequenzabhängige Materialdaten, Prozess-Eckfälle oder korrekte Referenzebenen. Auch Messvorrichtung und De-Embedding können Abweichungen verursachen. Modell und Testcoupon müssen dieselbe reale Geometrie besitzen.
Warum fällt die Ausbeute am Panelrand ab?
Lithografie, Beschichtung, Galvanik, Temperatur, Moldfluss oder Warpage können über die Fläche variieren. Zonenspezifische Messdaten zeigen, ob Designregel, Anlagenuniformität oder Handhabung angepasst werden muss.
Welche Nachweise sollte ein Packaging- oder Substratlieferant vorlegen?
- qualifizierte PDK mit Revision und Serienstatus,
- Prozessfluss mit Material- und Anlagenfreigaben,
- statistische Fähigkeit kritischer CD-, Overlay-, Die-Shift- und Warpage-Merkmale,
- DFM-, Verbindungs-, SI/PI- und thermo-mechanische Berichte gemäß Umfang,
- Metrologie-, Schliff-, Röntgen- und akustische Prüfergebnisse,
- elektrische Testabdeckung und Grenzwerte,
- Zuverlässigkeitsplan, Prüfmuster, Ausfallkriterien und Fehleranalyse,
- Lot-, Material-, Masken- und Test-Rückverfolgbarkeit,
- Abweichungs-, PCN-, Zweitquellen- und Requalifikationsprozess.
Die Nachweise müssen zwischen Fan-out-RDL, optionalem organischem Substrat und Leiterplattenmontage unterscheiden. Ein allgemeiner PCB-DFM-Bericht beweist keine Kontrolle eines wafer- oder panelbasierten RDL-Prozesses.
Was bestimmt Kosten und Lieferzeit eines Fan-out-Packages?
Welche Faktoren treiben die Entwicklungskosten?
Neue Masken, PDK-Anpassung, Die-/Ball-Map-Änderungen, SI/PI- und Warpage-Simulation, Testfahrzeuge, Known-Good-Die-Strategie, Materialqualifikation und Zuverlässigkeitsnachweise bestimmen die einmaligen Kosten. Multi-Die-Packages erhöhen zudem den Wertverlust bei Ausbeuteverlusten.
Welche Faktoren treiben die Stückkosten?
Wafer-/Panelausnutzung, Package-Größe, Die-Anzahl, RDL-Lagen, Designregeln, Testzeit, Material, Trägerwechsel, Bump-/Ball-Montage, optionales BGA-Substrat und Prozessausbeute wirken zusammen. Die kleinste Line/Space-Regel ist nicht automatisch die teuerste Einzelposition; eine zusätzliche RDL-Lage oder niedrige Ausbeute kann stärker wirken.
Was verlängert die Lieferzeit besonders?
Unbestätigte Dies, neue Masken, PDK-Ausnahmen, kundenspezifische Materialien, fehlende Testhardware, lange Zuverlässigkeitsprüfungen und Änderungen nach Maskenstart verlängern den Zeitplan. Ein klar festgelegter Designstand mit dokumentierten Requalifikationsregeln reduziert späte Schleifen.
Welche Angaben gehören in eine RDL-Fan-out-RFQ?
Welche Package- und Prozessdaten sind unverzichtbar?
- Zielanwendung, Zielmarkt, Volumen und Lebensdauer,
- gewünschte Fan-out-Architektur und bevorzugter Prozessanbieter,
- Wafer-/Panelformat und erwartete Package-Abmessungen,
- Die-Liste mit Größe, Dicke, Bump-Map und Known-Good-Die-Status,
- RDL-Lagen, Designregeln, Die Shift, Overlay und Warpage-Grenzen,
- Ball-Map, Ball-Pitch und optionales organisches Substrat,
- Materialvorgaben für Mold, Dielektrikum, Kupfer, UBM und Balls.
Welche elektrischen und thermischen Daten sind unverzichtbar?
- Netzklassen, Datenraten, Impedanz- und Verlustgrenzen,
- Skew-, Übersprech- und Rückstromanforderungen,
- Versorgungsströme, Transienten, Zielimpedanz und Entkopplung,
- Verlustleistung je Die und Kühlrandbedingungen,
- Stromdichte-, Temperatur- und Elektromigrationsgrenzen,
- erforderliche Modelle, Simulationen und Korrelationsmessungen.
Welche Qualitäts- und Lieferdaten sind unverzichtbar?
- PDK- und Standardrevisionen,
- Test- und Qualifikationsmatrix,
- DFM-, Metrologie-, Schliff- und Zuverlässigkeitsnachweise,
- Rückverfolgbarkeit und Datenaufbewahrung,
- PCN-, Abweichungs- und Requalifikationsprozess,
- NRE, Masken, Testhardware, Stückpreis, Ausbeuteannahme und Liefertermin,
- klare Abgrenzung von RDL, Substrat, Package-Montage, PCB und SMT.
Welche Unterstützung kann HILPCB nach Datenprüfung anbieten?
HILPCB kann die Schnittstelle zwischen Package, organischem IC-Substrat, Systemleiterplatte und Baugruppenmontage prüfen. Dazu gehören je nach Datenlage Ball-Map, Lagenaufbau, Impedanz, PDN, BGA-Escape, HDI-Bedarf, DFM, Prüfbarkeit und Übergabeunterlagen. Für passende Projekte kann ein Angebot zu PCB-Fertigung und DFM, IC-Substraten, Leiterplattenprototypen und definierter Baugruppenmontage erstellt werden.
Wafer- oder panelbasierte Fan-out-RDL-Fertigung, Die-Platzierung, Molden, temporäres Bonden, RDL-Lithografie und Package-Qualifikation sind spezialisierte Halbleiter-Packaging-Prozesse. Sie werden nicht automatisch durch ein PCB- oder PCBA-Angebot abgedeckt. HILPCB bestätigt erst nach Prüfung von PDK, Geometrie, Materialien, Lieferkette und Testumfang schriftlich, welche Leistung direkt, über einen qualifizierten Prozesspfad oder nicht angeboten werden kann.
Für eine belastbare Bewertung senden Sie Package-Zeichnung, Die-/Bump-Maps, Ball-Map, gewünschte Architektur, Designregeln, elektrische/thermische Anforderungen, Mengen und Validierungsplan über die Angebotsanfrage oder Kontaktseite. Ohne diese Daten werden keine pauschalen Aussagen zu Line/Space, Die Shift, Warpage, Ausbeute oder Zuverlässigkeit gemacht.
Welche technischen Quellen sollten Entwicklungsteams prüfen?
Welche Prozess- und Forschungsunterlagen sind relevant?
- aktuelle PDK und Designregelhandbuch des ausgewählten Fan-out-Anbieters,
- Prozessfluss für Chip-first, RDL-first, Wafer- oder Panel-Level-Packaging,
- Materialdaten für temporären Träger, Kleber, Moldmasse und RDL-Dielektrikum,
- Forschungsergebnisse zu hochdichter RDL, Die Shift, Wafer-/Panel-Warpage und temporärem Bonden,
- Package-Roadmaps und qualifizierte Datenblätter des ausgewählten OSAT- oder Foundry-Partners.
Welche Design- und Validierungsunterlagen sind relevant?
- Die-/Bump- und Package-/Ball-Spezifikationen,
- elektrische Modelle für Die, Bumps, RDL, Substrat und Leiterplatte,
- JEDEC-/IPC-Dokumente in der vertraglich festgelegten Revision,
- Material- und Prozess-Eckfälle für SI/PI, Thermik und Warpage,
- Qualifikationsplan, Testfahrzeug, Messkorrelation und Fehleranalyseverfahren.
Deutschsprachige und europäische Entwicklungsteams können insbesondere Unterlagen von Forschungsinstituten zur Wafer-Level-Systemintegration, hochdichten Umverdrahtung, Fine-Pitch-Bumping und Package-Zuverlässigkeit heranziehen. Hersteller- und Forschungswerte sind jedoch immer technologiespezifisch und dürfen nicht als allgemeine HILPCB-Fertigungsgrenze übernommen werden.
Welche Fragen stellen Käufer zu RDL-Fan-out-Packages?
Was bedeutet RDL bei Fan-out-Packaging?
RDL bedeutet Redistribution Layer oder Umverdrahtungslage. Sie führt die feinen Die-Anschlüsse zu neuen Positionen, größeren Ball-Abständen oder weiteren Dies innerhalb des Packages.
Ist ein RDL-Fan-out-Package dasselbe wie ein IC-Substrat?
Nein. Fan-out-RDL wird typischerweise in wafer- oder panelnahen Dünnfilmprozessen hergestellt. Ein organisches IC-Substrat ist eine eigene Build-up-Struktur. Bei Fan-out on Substrate werden beide Technologien kombiniert.
Ist Fan-out einfach eine feinere HDI-Leiterplatte?
Nein. Materialien, Fotolithografie, Moldprozess, temporärer Träger, Die Shift und Package-Montage unterscheiden sich grundlegend. HDI-Erfahrung hilft bei DFM und elektrischen Übergängen, ersetzt aber keinen Fan-out-Prozess.
Was ist der Unterschied zwischen Chip-first und RDL-first?
Bei Chip-first werden Dies zuerst platziert und meist gemoldet; danach entsteht die RDL. Bei RDL-first wird die Umverdrahtung zuerst auf einem Träger gefertigt und die Dies anschließend angebunden. Beide Wege haben unterschiedliche Ausrichtungs-, Ausbeute- und Materialrisiken.
Warum ist Die Shift so kritisch?
Weil sich ein Die während Platzierung, Molden und Aushärten verschieben oder drehen kann. Wenn Via- und Capture-Geometrie diese Abweichung nicht aufnehmen, entstehen offene oder randnahe Kontakte.
Warum muss Warpage über Temperatur gemessen werden?
Ein Package kann bei Raumtemperatur flach sein und sich bei Reflow stark verformen. Für Leiterplattenmontage und Zuverlässigkeit ist deshalb die temperaturabhängige Form wichtiger als ein einzelner Raumtemperaturwert.
Sind gestapelte HDI-Microvia-Regeln auf RDL übertragbar?
Nicht direkt. RDL-Vias sind meist photolithografisch definierte Öffnungen in Polymerlagen. Laser-Microvias gelten zusätzlich nur, wenn ein organisches Substrat oder eine HDI-Struktur Teil des Packages ist.
Welche Daten braucht der Lieferant vor dem RDL-Layout?
Benötigt werden unter anderem Die-/Bump-Maps, Package-/Ball-Map, Prozessarchitektur, PDK, RDL-Lagen, Designregeln, Die-Shift-/Overlay-Grenzen, elektrische Anforderungen, Materialien und Qualifikationsplan.
Welche Formate werden für RDL-Maskendaten verwendet?
Viele Prozesse verwenden GDSII oder OASIS, aber das akzeptierte Format und Layer-Mapping legt der Anbieter fest. Leiterplattenformate wie Gerber oder ODB++ sind nicht automatisch ausreichend.
Wie werden SI und PI im Fan-out-Package validiert?
Durchgängige Modelle verbinden Die, Bumps, RDL, Balls, optionales Substrat und Leiterplatte. Simulationen werden mit Prüfcoupons, S-Parametern, TDR/VNA-Messungen und elektrischen Belastungstests korreliert.
Welche Zuverlässigkeitstests sind typisch?
Je nach Anwendung können Reflow-Vorkonditionierung, Temperaturwechsel, Hochtemperaturlagerung, Feuchte-Bias, HAST/uHAST, Daisy-Chain-Überwachung und Board-Level-Tests erforderlich sein. Bedingungen und Akzeptanz folgen dem qualifizierten Testplan.
Kann HILPCB ein vollständiges Fan-out-Package fertigen?
Das wird nicht pauschal zugesagt. HILPCB prüft die Schnittstelle zu IC-Substrat, PCB und PCBA sowie den möglichen Prozesspfad. Wafer-/Panel-Fan-out, Molden und RDL-Lithografie müssen anhand der konkreten PDK, Lieferkette und Qualifikationsanforderung schriftlich bestätigt werden.
Welche weiterführenden HILPCB-Beiträge helfen bei der Systemeinführung?
- Fertigungsfähigkeit für Advanced HDI: Warum Demonstrationsgrenze und stabiles Serienfenster nicht dasselbe sind
- Systemhintergrund zu KI-Chips: Wie Leistung, Thermik und Verbindungen auf KI-Plattformen zusammenwirken
- Zuverlässigkeits-Testmatrix: Wie eine frühe, risikobasierte Validierungsmatrix aufgebaut wird
- MES-Rückverfolgbarkeit für KI-Chip-Verbindungen: Wie Prozess- und Fehlerdaten für Pilotserie und Produktion verbunden werden
- Bewährte Verfahren für die Designübergabe: Wie Revisionen, Annahmen und Freigabebedingungen eindeutig übergeben werden