IC-Substrat-Leiterplatte (ABF/BT) | Feine SAP-Leitungen, gestapelte Mikrovias, 0,25–0,40 mm Rastermaß
Organische IC-Substrate für fortschrittliche Verpackung: Semi-Additives Verfahren (SAP) 15–20 μm Leiterbahn/Abstand, gestapelte Mikrovias 25–50 μm, ABF/BT-Aufbau, Flip-Chip-fähig mit kontrollierter Verformung und Impedanz ±5 %.
IC-Substrat-Herstellung & Materialarchitektur
Überbrückung der Silizium-I/O-Dichte mit systemweiter ZuverlässigkeitIC-Substrate vereinen Halbleiterverpackung und Leiterplattentechnologie, um eine nahezu siliziumähnliche Leitungsdichte zu erreichen. Der Semi-Additive-Prozess (SAP) lagert Kupfer auf einer Saatschicht ab, um feine Strukturen zu bilden, und ermöglicht 15–20 μm Leiterbahn/Abstand mit minimalem Unterätzen – typischerweise ein 2–4× höhere Dichte im Vergleich zu subtraktivem HDI. Siehe unsere HDI-PCB-Übersicht und fortgeschrittene HDI-Herstellung für verwandte Aufbaukonzepte.
ABF (Ajinomoto Build-up Film)-Schichten von 30–60 μm gewährleisten eine präzise Dickekontrolle zur Stabilisierung der Impedanz und PDN-Schleifeninduktivität.
BT-Harzkomposite zeigen typischerweise einen X-Y-CTE von 12–14 ppm/°C, was zwischen Silizium ~2,6 ppm/°C und FR-4 ~16–18 ppm/°C liegt. Für gemischte RF/digitale Layouts orientieren sich Materialauswahl an unserer Hochfrequenz-PCB-Anleitung und Materialgrundlagen.
Kritisches Risiko: Fehlausrichtung zwischen ABF-Schichten, schlechte Kupferhaftung oder unkontrollierte Verformung während der Laminierung können zu offenen Stromkreisen, Via-Rissen oder Impedanzabweichungen > ±10 % führen. Unzureichende Via-in-Pad-Füllung und Oberflächenplanarität beeinträchtigen auch die Drahtbond-Zuverlässigkeit in SiP- und Flip-Chip-Montagen.
Unsere Lösung: Wir wenden Signalintegritätssimulation und Backplane-PCB-Korrelationsmethoden an, um das Verhalten hochdichter Verbindungen zu validieren. SAP- und mSAP-Leitungen arbeiten in Reinräumen der Klasse 1000 mit einer Schrittabdeckungskontrolle unter ±2 μm. Jedes Substrat-Lot unterzieht sich CTE-Mapping, Verformungsprofilierung und TMA-Verifizierung gemäß IPC-6012 Klasse 3 AABUS-Anforderungen. Bei RF-Frontends mit ultra-niedrigem Verlust werden hybride ABF- und PTFE-Systeme gemeinsam verarbeitet, um dielektrische Diskontinuität zu minimieren.
Für weitere Einblicke in Materialkompromisse und Zuverlässigkeitsmodellierung siehe thermische Stressvalidierung und Keramiksubstrat-PCB-Optionen, die IC-Substrattechnologie in Hochleistungs-RF- und Sensoranwendungen erweitern.
- Feinleitungsführung via SAP mit reduziertem Unterätzen im Vergleich zu subtraktivem Ätzen
- ABF-Aufbau 30–60 μm Dielektrikumkontrolle
- Komposit-CTE-Optimierung (Substrat-Ziel 9–14 ppm/°C)
- Verformungskontrolle ≤0,5 % der Diagonale (Prozessziel)
- Impedanzstabilität mit ±5 % Toleranz
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Kontrollierter SAP-Fluss & ertragsgesteuerte Qualitätsprüfpunkte
Photolithografie, Galvanik und Messtechnik für feine Strukturen optimiertProzessfenster sind deutlich enger als bei Standard-PCBs. Die Gleichmäßigkeit der Saatbeschichtung innerhalb von ±10% geht dem Fotolackieren für 15–20 μm Strukturen voraus. Pulsierende Umkehrgalvanik steuert Kantenwachstum und Streufähigkeit; differenzielles Ätzen entfernt die Saat zwischen den Leitungen mit einer Breitenkontrolle von ±10%. Mikrovias mit 25–50 μm Durchmesser erreichen eine Tiefenkontrolle von ±5 μm. Siehe Herstellungsexzellenz und HDI-Prozesskontrollen.
AOI mit ≤5 μm Auflösung, Röntgenregistrierungsziele und IST (Interconnect Stress Test) über 200–500 Zyklen sichern die Zuverlässigkeit. Für Board-Level-Integration (Backplanes/Line Cards) siehe Backplane-PCB und Hochgeschwindigkeits-PCB Fähigkeiten.
- SPC für Saatschichtdicke und Gleichmäßigkeit
- Pulsierende Umkehrkupfergalvanik für gleichmäßige Strukturen
- Laser-Mikrovia-Bildung und Kupferfüllungsprüfung
- AOI/Röntgen/IST Mehrstufen-Qualitätskontrolle
Technische Spezifikationen für IC-Substrate
Feinleiter, gestapelte Mikrovias und Flip-Chip-kompatible Aufbauten
| Parameter | Standardfähigkeit | Erweiterte Fähigkeit | Standard |
|---|---|---|---|
Lagenzahl | 4–16 Schichten | Bis zu 50 Schichten | JEDEC |
Basismaterialien | BT-Harz, High-Tg FR-4 | ABF, Polyimid, Glassubstrat | IPC-4101/4103 |
Leiterplattendicke | 0,20–0,80 mm | Bis zu 0,10 mm | IPC-A-600 |
Kupferauflage | 12–18 μm | 5–35 μm (SAP-Aufbauten) | IPC-4562 |
Min. Leiterbahn/Abstand | 25/25 μm | 15/15 μm (0,6/0,6 mil) | IPC-2226 |
Min. Bohrdurchmesser (Laser) | 50 μm | 25 μm (1 mil) | IPC-2226 |
Via-Technologie | Mikrovias, vergrabene Vias | Gestapelte Mikrovias, Via-in-Pad, Any-Layer-HDI | IPC-6012 |
BGA-Raster | 0,40 mm | 0,25 mm | JEDEC |
Impedanzkontrolle | ±10 % | ±5 % mit TDR | IPC-2141 |
Oberflächenveredelung | ENIG, OSP | ENEPIG, Chemisch Nickel/Gold, Weich/Hartgold | IPC-4552/4556 |
Qualitätsprüfung | AOI, E-Test | SEM, Querschnitt, TDR/IST | IPC-9252 |
Zertifizierungen | ISO 9001, UL | IATF 16949, JEDEC-Methoden | Industriestandards |
Lieferzeit | 15–25 Tage | Anfrage für Expresslieferung | Produktionsplan |
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Signalintegrität & PDN-Co-Design
Bei 28–112 Gbps SerDes dominieren Diskontinuitäten an Ball-zu-Substrat-Übergängen die Verluste und Reflexionen. Antipad-Abstimmung und Erdungs-Via-Zäune innerhalb von 0,5–1,0 mm erhalten Rückpfade aufrecht. Die Auswahl des Material-Df (typisch ABF 0,010–0,015 bei 10 GHz) und die Kupferrauheit (Ra ≤1,5 μm) unterstützen die Einfügungsverlustziele – siehe Impedanzkontrolle und TDR-Tests.
PDN-Ziele unter 1–10 mΩ bei bis zu 100 MHz basieren auf dünnen Dielektrika 30–60 μm und dichten Via-Feldern unter dem Die (typisch 100–200 vias/cm²). Für Board-Level-Kanäle und Steckverbinder stimmen Sie mit unseren Hochgeschwindigkeits-PCB- und Backplane-PCB-Fähigkeiten ab.
Registrierungsgenauigkeit & Reinraumprozessdisziplin
SAP beginnt mit Mikrorauheit (Ra ~0,5–1,0 μm), Saatkupfer 0,5–1,0 μm und Resistdicke 15–25 μm für 15–20 μm Muster. Puls-umgekehrte Plattierung baut Signalkupfer 10–15 μm und Ebenen 20–30 μm auf. Nach dem Resistabzug beseitigt differenzielles Ätzen das Saatkupfer ohne Unterätzung. Reinräume (Klasse 1.000–10.000) minimieren Kurzschlüsse/Unterbrechungen im Feinstpitzen; siehe Fertigungsablauf.
Schicht-zu-Schicht-Registrierungsziele ±25 μm unter Verwendung optischer Ausrichtung und Röntgenreferenzen. Sequentieller Aufbau verwendet Niedrigflusssysteme (Harzfluss <5%), um die Dielektrikumsdicke ±5% zu halten. SPC hält Cpk ≥1,33 für kritische Merkmale aufrecht.
ABF vs. BT vs. Glas & aufkommende Optionen
ABF: fotobildbar, Mikrovia durch Lithographie bis 15–25 μm, Dk ~3,2–3,4, Df ~0,010–0,015 bei 10 GHz.
BT: kostengünstig für Drahtbond/moderates Flip-Chip mit X-Y CTE 12–14 ppm/°C.
Glassubstrat: CTE ~3 ppm/°C und ultra-glatt Ra <0,1 μm, ermöglicht TGV/Brückenstrukturen. Für RF-Frontend-Module ziehen Sie auch Keramik-PCB-Interposer in Betracht.
Flip-Chip, Underfill & PoP-Montage
Flip-Chip erfordert Ebenheitskontrolle; Verzug über 50–75 μm riskiert nichtbenetzte Verbindungen. Underfill mit CTE 25–35 ppm/°C verteilt Spannung um. Für PoP und SiP koordinieren Sie Steigung/Verzug und Reflow-Profile. Erkunden Sie Verpackungshinweise in Flip-Chip-Substrat und Systemvalidierung in Gerätemontage.
Ingenieurtechnische Absicherung & Zertifizierungen
Erfahrung: Volumen-SAP-Aufbauten mit 15–20 μm Leitbahnbreite und 0,25–0,40 mm Rastermaß.
Expertise: Saatgutgleichmäßigkeit, Puls-Umkehr-Galvanisierung, gestapelte Microvia-Füllung und Röntgenregistrierung; SPC hält Cpk ≥1,33.
Autorität: JEDEC-konforme Zuverlässigkeit, IPC-6012 Klasse 3 Dokumentation.
Vertrauenswürdigkeit: MES-Rückverfolgbarkeit mit Verknüpfung von Lieferantenchargen, Serialisierung und AOI/Röntgen/IST/TDR-Berichten.
- Kontrollen: Dickeverteilung, Ätzfaktor, Registrierung, Kupferrauheit
- Rückverfolgbarkeit: Chargencodes, Einheitenserialisierung, digitaler Begleitschein
- Validierung: IST 200–500 Zyklen, Querschnitte, SIR, TDR
Häufig gestellte Fragen
ABF oder BT: Welches Dielektrikum sollte ich wählen?
Welche Feinstleiter- und Via-Größen unterstützen Sie?
Wie steuern Sie den Verzug bei Flip-Chip-Anwendungen?
Kann das Substrat 112-Gbps-Kanäle unterstützen?
Welche Oberflächenveredelung wird empfohlen?
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