Avec la demande explosive de bande passante des data centers, de l’AI et des 5G communications, les débits sont entrés dans l’ère des 112Gbps/s. Dans ce contexte, la technologie 112G SerDes est devenue un core enabler de l’interconnexion high-speed de nouvelle génération. Mais à cette vitesse, le PCB design et le manufacturing font face à des défis sans précédent. Un 112G SerDes routing stackup bien conçu n’est plus « juste une lamination » : c’est du systems engineering qui combine materials science, théorie électromagnétique et precision fabrication. Il détermine directement la signal integrity, la stabilité du lien et, au final, le succès du produit.
Cet article sert de 112G SerDes routing guide détaillé du point de vue du design des connector et via-transitions. Nous couvrons tout, du Channel Budget à la sélection des matériaux, jusqu’à la manufacturability, pour vous aider à naviguer dans cet espace complexe. Pour les équipes qui construisent des high-speed PCB de pointe, maîtriser un 112G SerDes routing stackup optimisé est un prérequis. Highleap PCB Factory (HILPCB) s’appuie sur une forte expérience high-speed pour accompagner les clients du prototype au volume.
Pourquoi le 112G SerDes Channel Budget est-il si strict ?
En design 112G SerDes, tout commence par le Channel Budget. Le Channel Budget définit la perte de signal maximale admissible et la noise margin sur le lien physique du transmitter (Tx) au receiver (Rx). Par rapport aux générations précédentes (28G/56G), le budget 112G est extrêmement serré—principalement parce qu’il utilise le PAM4 signaling.
Le PAM4 transporte 2 bits par symbol, ce qui divise la baud rate par deux et réduit une partie de la pression de bande passante, mais il réduit la SNR d’environ ~9.5dB et augmente fortement la sensibilité au noise et à l’atténuation. La fréquence de Nyquist du 112G PAM4 atteint 28 GHz. À cette fréquence, les PCB traces, vias et connectors introduisent une Insertion Loss (IL) importante.
Un channel 112G typique inclut plusieurs éléments, chacun consommant un loss budget précieux :
- ASIC package : Substrate traces et vias dans le BGA package, premiers contributeurs de loss.
- PCB traces : principale source de loss—due au dielectric loss, au conductor loss (skin effect et copper roughness) et à la longueur des traces.
- Vias : through/blind/buried vias sont de fortes impedance discontinuities qui ajoutent reflection et perte supplémentaire, surtout sur les grandes backplane PCB.
- Connectors : les connectors high-speed tels que QSFP-DD et OSFP doivent être modélisés avec précision, y compris la PCB launch region.
- Cable assembly (optionnel) : en rack-to-rack interconnect, le cable et ses connectors font aussi partie du channel.
La total channel insertion loss est généralement limitée à ~30–35dB (@28GHz). Une perte excessive sur un seul élément peut empêcher le link bring-up ou pousser le BER hors spécifications. Un channel modeling précis et une budget allocation rigoureuse sont donc la première—et la plus critique—étape du design 112G SerDes routing stackup.
Comment choisir les bons matériaux low-loss ?
La sélection des matériaux est la base du low-loss 112G SerDes routing. À 28GHz, la perte du FR-4 traditionnel est inacceptable, donc des laminates low-loss ou ultra-low-loss conçus pour les applications high-speed sont nécessaires. Les métriques principales sont Dk et Df.
- Dk : impacte la propagation speed et la characteristic impedance. En high-speed design, on recherche un Dk stable sur la fréquence pour réduire la dispersion. Un Dk plus faible permet aussi des traces plus larges, ce qui réduit le conductor loss.
- Df : quantifie directement le dielectric loss. Pour le 112G SerDes, le Df à 28GHz devrait être inférieur à 0.004—souvent plus proche de 0.002.
Au-delà de Dk/Df, deux autres facteurs comptent tout autant :
Fiber Weave Effect : la structure périodique du fiberglass weave crée des non-uniformités locales de Dk. Quand la longueur de trace devient comparable au weave pitch, des variations d’impédance et du skew peuvent dégrader le differential signaling. Mitigations courantes :
- Utiliser des glass styles plus « plats » (ex. 1078, 1067).
- Utiliser du Mechanically Spread Glass.
- Router avec un léger angle (ex. 1–5°) par rapport au weave pour éviter un alignement parallèle.
Copper Roughness : à haute fréquence, le skin effect force le courant à circuler à la surface du conducteur. Un copper rugueux augmente la longueur effective du chemin et le conductor loss. Utilisez un copper très lisse type VLP ou ULP ; le Rq typique doit être inférieur à 2 µm.
Comparatif de performance des matériaux high-speed PCB
| Classe matériau | Dk typique (@10GHz) | Df typique (@10GHz) | Target data rate | Indice coût |
|---|---|---|---|---|
| Standard FR-4 | 4.2 - 4.8 | 0.015 - 0.020 | < 5 Gbps | 1x |
| Mid-loss materials | 3.6 - 4.0 | 0.008 - 0.012 | 10 - 28 Gbps | 2x - 3x |
| Low-loss (e.g., Megtron 6) | 3.2 - 3.6 | 0.002 - 0.004 | 28 - 112 Gbps | 5x - 8x |
| Ultra-low-loss (e.g., Tachyon 100G) | < 3.0 | < 0.002 | 112 Gbps and above | > 10x |
Quelles stratégies clés pour l’impedance control et le crosstalk management ?
Dans 112G SerDes routing stackup, une impedance control précise et une suppression stricte du crosstalk sont deux piliers supplémentaires de la qualité du signal.
Impedance control : La differential impedance est typiquement 100Ω ou 90Ω, avec une tolérance aussi serrée que ±7% voire ±5%. Toute déviation géométrique de l’impédance cible crée des reflections, augmentant insertion loss et jitter. Facteurs clés :
- Trace width and thickness : l’etch accuracy en manufacturing détermine la linewidth finale.
- Dielectric thickness : le contrôle du PP (Prepreg) thickness post-lamination est critique.
- Material Dk : la simulation doit utiliser le Dk fourni par le laminate supplier en tenant compte du resin content et des lamination conditions.
Crosstalk management : Le crosstalk est du noise causé par l’EM coupling entre traces adjacentes. Dans les systèmes 112G PAM4 où la SNR est déjà faible, le crosstalk est souvent le #1 killer. Stratégies courantes :
- Augmenter le spacing : le spacing differential-pair-to-pair est souvent recommandé à 3W ou plus ; sur les liens critiques, 5W ou plus peut être nécessaire.
- Reference-plane continuity : garantir des reference GND/power planes continus sous le high-speed routing ; éviter de traverser des plane splits.
- Routage orthogonal entre signal layers adjacents : les directions de routage doivent être perpendiculaires pour minimiser le broadside coupling.
- Ground-via shielding : placer des Stitching Vias autour des differential pairs pour un effet Faraday-cage et isoler le noise.
Un crosstalk control efficace doit démarrer dès le stackup planning, avec des 3D full-wave EM simulators (ex. Ansys HFSS, CST) pour une prédiction et une optimisation précises.
Quelle importance pour l’optimisation des transitions connector et vias ?
En tant que spécialiste du design des transitions connector/via, je peux l’affirmer : à 112G, la qualité des transitions fixe directement la limite supérieure de la channel performance. Un via ou un connector pad non optimisé peut facilement consommer plusieurs dB du budget via loss et reflection.
Via optimization : Une via est une structure 3D complexe. Sa parasitic capacitance et son inductance créent des impedance discontinuities sévères à 28GHz. Tactiques clés :
- Back-drilling : une des techniques les plus importantes. En perçant depuis l’arrière pour retirer l’unused via stub, on supprime des résonances à quarter-wavelength et on améliore nettement insertion loss et reflection. Le contrôle de profondeur de backdrill est un indicateur clé de la capability d’un fabricant.
- Anti-pad optimization : agrandir l’ouverture anti-pad dans les reference planes réduit la parasitic capacitance de la via et rapproche l’impédance de la transmission line.
- Remove NFP : supprimer les Non-Functional Pads sur les couches internes réduit la parasitic capacitance et améliore encore la performance.
- Utiliser la technologie HDI PCB : microvias et pads plus petits réduisent fortement la taille physique et les parasitics.
- Ground-via co-design : placer 1–2 anneaux de ground vias autour de la signal via pour fournir un low-inductance return path et réduire le coupling.
Connector optimization (Launch Tuning) : Les arrays de pins des connectors high-speed (ex. QSFP-DD) sont extrêmement denses, rendant le design de pad et de fan-out difficile. Une 3D simulation est nécessaire pour affiner pad shapes, trace widths et reference-plane openings afin de matcher l’impedance du connector et d’obtenir une transition smooth.
🧬 Via transitions : matrice d’optimisation pour les liens verticaux high-speed
Éliminer impedance jumps et parasitics pour protéger la signal integrity 112G+
Execution standard: Retirer complètement les via stubs pour éliminer les points de résonance à haute fréquence. Au-delà de 28Gbps, garder la stub length strictement dans < 10 mil pour maintenir la linéarité de bande passante.
Execution standard: Supprimer les pads internes inutiles. Réduire la parasitic capacitance améliore le comportement TDR et diminue la reflection au niveau de la transition via.
Execution standard: Utiliser un 3D full-wave solver pour optimiser les dimensions Anti-pad. Ajuster via-to-plane spacing pour compenser l’inductance locale et garantir une impedance continuity dans la transition verticale.
Execution standard: Placer des GND Stitching Vias symétriquement autour des signal vias pour former un return path coaxial-like, isoler le via crosstalk et réduire la return-loop inductance.
Fine-tune de la fanout region pour un connector spécifique (ex. QSFP-DD ou PCIE 6.0). En ajustant pad edges et lamination gaps vers le reference plane, assurer une transition d’impédance smooth du routage horizontal vers le connector vertical et minimiser la Total Insertion Loss.
Comment equalization et jitter affectent-ils la performance du lien SerDes ?
Même avec un 112G SerDes routing stackup optimisé, il reste du channel loss. Les SerDes modernes intègrent des circuits d’Equalization puissants pour compenser. Blocs courants :
- Tx FFE : la pre-emphasis booste les composantes high-frequency pour contrer le comportement low-pass du channel.
- Rx CTLE : un amplificateur programmable qui renforce sélectivement le high-frequency pour lisser la channel response.
- Rx DFE : un equalizer non linéaire qui annule l’ISI des symbols précédents.
L’objectif côté PCB est de fournir un channel « smooth et prévisible ». Une réponse remplie de résonances et de discontinuités abruptes rend les equalizers difficiles à converger—ou peut conduire à l’échec.
Le jitter est une déviation temporelle et un autre ennemi majeur des liens high-speed. Sources de jitter côté PCB :
- Fiber weave effects dans le matériau.
- Reflections issues d’impedance discontinuities.
- Power Supply Noise : le PDN noise se couple via les SerDes power pins dans le signal et crée du jitter—ce qui souligne l’importance du co-design SI/PI.
Un stackup robuste réduit jitter et ISI à la couche physique, diminue la dépendance à l’Equalization du SerDes et améliore la 112G SerDes routing reliability globale.
Comment le DFM équilibre-t-il performance et coût ?
Un 112G SerDes routing stackup théoriquement parfait est inutile s’il ne peut pas être fabriqué de façon économique et fiable. Le DFM doit être pris en compte tôt. Les engineers HILPCB insistent sur une implication early pour éviter les pièges de manufacturability.
Points DFM clés :
- Line width/spacing control : les designs 112G requièrent souvent 3/3mil (~75/75μm) ou plus fin, ce qui impose des exigences élevées sur imaging et etching.
- Drilling accuracy : les PCBs à grand nombre de couches et à fort Aspect Ratio nécessitent une alignment accuracy très élevée en mechanical et laser drilling.
- Backdrill depth control : la backdrill depth tolerance influence directement la stub length et exige des équipements avancés de contrôle Z-axis.
- Stackup symmetry : pour réduire la lamination warpage, conserver un stackup aussi symétrique que possible.
- Surface finish : à 28GHz, ENEPIG surpasse souvent ENIG grâce à une meilleure flatness, corrosion resistance et un meilleur comportement vis-à-vis du skin effect.
Dans les phases early—en particulier pour 112G SerDes routing quick turn—une collaboration étroite avec un advanced manufacturer et une DFM review aident à éviter des redesigns tardifs coûteux et à accélérer le time to market.
Aperçu des capabilities HILPCB en high-speed PCB manufacturing
| Process parameter | Capability |
|---|---|
| Max layer count | 64 layers |
| Min line width/spacing | 2.5 / 2.5 mil |
| Max Aspect Ratio | 20:1 |
| Backdrill depth tolerance | +/- 2 mil (50μm) |
| Impedance control tolerance | ±5% |
Comment assurer la long-term reliability du 112G SerDes routing ?
La 112G SerDes routing reliability ne se limite pas aux objectifs électriques : elle vise une opération stable sur toute la product life. Points clés :
- Thermal management : les 112G SerDes devices et optical modules dissipent une puissance importante ; le stackup doit fournir des heat paths efficaces. Ajouter des thermal reference planes, utiliser des matériaux à meilleure conductivité thermique et placer des thermal vias de façon stratégique aide à contrôler la température et éviter performance drop ou dommages permanents.
- Power Integrity (PI) : un PDN stable et low-impedance est fondamental. Un bon decoupling placement, des power planes larges et un low-inductance via design suppriment le supply noise et fournissent un « clean power » pour le SerDes.
- CAF resistance : sur des PCBs high-density avec de forts gradients de champ électrique, CAF est un failure mode potentiel. Sélectionner des matériaux high-CAF-resistance et utiliser des process drilling/plating optimisés est essentiel.
- Consistency testing : en volume production, mettre en place des tests stricts—échantillonner la characteristic impedance via TDR et mesurer les S-parameters via VNA pour garantir la lot-to-lot consistency.
Comment HILPCB supporte les prototypes low-volume et quick-turn ?
Nous savons que l’itération rapide et la prototype validation sont critiques pour le développement 112G SerDes. De nombreux projets démarrent avec des besoins 112G SerDes routing low volume. HILPCB a construit un système de production flexible, de quelques prototypes jusqu’au full-scale volume. La correspondance entre ces builds et les étapes NPI EVT/DVT/PVT pour cartes high-speed est couverte séparément.
Pour les projets 112G SerDes routing quick turn, nous proposons :
- Expert DFM support : stackup recommendations gratuites et DFM analysis avant commande pour équilibrer performance et manufacturability.
- Strong material inventory : stock de laminates low-loss 112G SerDes routing mainstream (Isola, Rogers, Panasonic Megtron series, etc.) pour éviter de longs délais d’approvisionnement.
- Dedicated prototype line : une ligne rapid-turn pour livrer des high-speed PCBs de haute qualité au plus vite.
- One-stop service : au-delà de la PCB fabrication, nous supportons le component sourcing et la PCBA. Notre turnkey assembly peut gérer la supply chain afin que vous vous concentriez sur la R&D.
Que vous ayez besoin de cartes de validation 112G SerDes routing low volume ou de commandes volume exigeantes, HILPCB dispose de la capability et de l’expérience pour être un partenaire fiable.
FAQ
Pourquoi le channel budget 112G SerDes est-il aussi strict ?
Parce que le signal 112G PAM4 dispose d'une marge de bruit bien plus faible que les generations precedentes. Les pertes du package, des traces, des vias, des connecteurs et eventuellement des cables s'additionnent tres vite, et un seul mauvais transition point peut consommer trop de budget.
Pourquoi les low-loss materials sont-ils obligatoires pour un stackup 112G ?
Autour de 28 GHz de frequence de Nyquist, le FR-4 classique ajoute trop de pertes dielectriques. Il faut des laminates low-loss avec Dk stable, Df faible et cuivre plus lisse pour maintenir insertion loss et dispersion dans une plage encore compensable par le SerDes.
Pourquoi les vias et connector launches comptent-ils autant a 112G ?
Parce qu'ils constituent des discontinuites 3D majeures du canal et peuvent ajouter reflexions, resonances et pertes. Le back-drilling, l'optimisation des anti-pads et des chemins de retour bien maitrises sont souvent indispensables.
Comment la manufacturability influence-t-elle la fiabilite long terme d'un lien 112G ?
Si largeur de piste, percage, profondeur de backdrill, symetrie du stackup et controle d'impedance ne restent pas stables, le comportement electrique derive d'un lot a l'autre. La fiabilite 112G depend donc autant de la physique du design que de l'execution de fabrication.
Conclusion
Construire un 112G SerDes routing stackup robuste et fiable est un systems engineering complexe qui exige des trade-offs délicats entre SI, PI, thermal management et manufacturing. De l’analyse stricte du Channel Budget, au choix de matériaux low-loss, jusqu’à l’optimisation micron-level des vias et connector transitions—chaque détail compte.
À mesure que la technologie évolue vers 224G et au-delà, ces principes et défis ne feront que s’intensifier. Choisir un partenaire comme HILPCB—qui comprend à la fois la physique du design et le top-tier manufacturing—peut constituer un avantage décisif. Nous ne sommes pas seulement un fabricant, mais aussi un compagnon d’innovation technique, transformant les blueprints les plus exigeants en produits physiques high-performing. Si vous lancez votre prochain programme high-speed et avez besoin d’une solution 112G SerDes routing stackup fiable, contactez nos experts techniques.