assembly bom best practices : 20 problèmes courants de fabrication, assembly et test

La valeur clé de assembly bom best practices

Sur tout le lifecycle d’une PCB—du design au produit—la BOM n’est pas seulement une liste de composants : c’est le “système nerveux” entre design, achats, fabrication et test. Suivre assembly bom best practices n’est pas seulement une exigence technique ; c’est un levier direct de qualité, de coûts et de time-to-market. Une BOM imprécise, incomplète ou mal formatée peut déclencher une chaîne de problèmes—de petites dérives process jusqu’au scrap de lots.

Cet article analyse 20 problèmes typiques causés par une préparation insuffisante de la BOM et du manufacturing package (Gerber, Fab drawing, etc.), sur quatre dimensions : fabrication PCB, assembly, test et quality management. Pour chaque problème : root cause, correctifs et prévention.

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FAQ fabrication (Manufacturing)

Les problèmes de fabrication proviennent souvent d’exigences physiques/chimiques imprécises dans la BOM et dégradent directement la qualité du bare board.

1. Problème : comment une mauvaise sélection matière dans la BOM cause le PCB warpage ?

• Symptôme : bending/twisting après reflow ou wave soldering, impactant placement et qualité de soudure.
• Métrique : warpage > 0.75% (SMT) ou > 1.5% (THT). IPC-A-610 détaille les critères.
• Root causes :
  • Material mismatch : CTE mismatch entre core et PP.
  • Design asymétrique : copper distribution très déséquilibrée ; la BOM ne spécifie pas de high Tg pour compenser.
  • Vendors non verrouillés : la BOM mentionne FR-4 sans figer le fournisseur ; paramètres légèrement différents.
• Fix : bake/press-flatten (rattrapage), efficacité limitée.
• Prévention :
  • Spécifier la matière précisément : dans la BOM et stackup documentation guide, définir modèle, fournisseur et Tg pour core/PP.
  • Design symétrique : appliquer la symétrie cuivre dès le layout.
  • DFM : exécuter une analyse DFM (Design for Manufacturability) avant release.

2. Problème : si la BOM ne spécifie pas l’épaisseur cuivre dans les vias, quel impact reliability ?

• Symptôme : fissures de via / intermittents après vibration, thermal shock ou usage long terme.
• Symptôme : via resistance plus élevée, impact SI ou capacité de courant.
• Métrique : hole barrel copper < 20μm (Class 2) ou < 25μm (Class 3).
• Root cause : la BOM/Fab drawing ne définit pas l’exigence ; l’usine applique le minimum.
• Fix : cross-section pour confirmer ; lot out-of-spec avec risque reliability élevé, possible scrap.
• Prévention : dans fab drawing essentials, noter explicitement “Average copper thickness in hole barrel ≥ 25μm” et lier à l’IPC Class (2/3).

3. Problème : comment une erreur de solder mask dam mène à des shorts ?

• Symptôme : bridging entre pins denses (QFP, SOIC) → short.
• Symptôme : AOI ou ICT remonte beaucoup de bridges.
• Métrique : solder mask dam < 75μm (4mil).
• Root causes :
  • BOM vs Gerber mismatch : composants standard en BOM, mais pads Gerber trop agressifs (pas assez de dam).
  • Capability non déclarée : absence de “minimum solder mask dam” dans le package.
• Fix : rework manuel (fer + tresse), inefficace et risqué.
• Prévention : en gerber data preparation, respecter les capacités et indiquer “Minimum Solder Mask Dam: 4mil” dans la Fab drawing.

4. Problème : comment les flux residues (spécifiés/induits) par la BOM impactent la cleanliness ?

• Symptôme : résidus blancs/jaunes ; en high temp/high humidity : leakage, corrosion, electrochemical migration.
• Symptôme : mauvaise adhérence Conformal Coating, delamination/bulles.
• Métrique : ionic contamination > 1.56 μg/cm² (IPC-J-STD-001).
• Root cause : flux agressif/incompatible avec le nettoyage ; ou solder paste/flux type (ex. high-activity no-clean) inadapté à l’environnement final.
• Fix : second cleaning + test de contamination ionique.
• Prévention : dans les assembly instructions, spécifier solder paste/flux type (ex. ROL0, REL1) et exiger la compatibilité nettoyage.

5. Problème : que se passe-t-il si les exigences de plating thickness manquent ?

• Symptôme : usure rapide des gold fingers ; ENIG black pad et faible solder strength.
• Symptôme : corrosion précoce en salt fog.
• Métrique : hard gold < 30μ" (insertion fréquente) ou Ni < 3μm (ENIG).
• Root cause : surface finish mentionné de façon vague (“ENIG”, “Hard Gold”) sans épaisseurs cibles.
• Fix : non réparable ; mesurer par XRF et statuer sur l’acceptabilité.
• Prévention : définir type + paramètres dans la Fab drawing (Au/Ni), ex. “ENIG, Au: 2-4μ", Ni: 120-240μ"”.

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FAQ assembly (Assembly)

Les défauts d’assembly sont directement BOM-driven : sélection, package, description.

6. Problème : pourquoi un mismatch package vs footprint génère des solder beads ?

• Symptôme : petites billes autour des chip parts (R/C), risque de short en vibration.
• Symptôme : solder beads sous/sur les côtés après reflow.
• Métrique : > 5 billes > 0.13mm dans 645mm² (IPC-A-610 Class 2).
• Root cause : package BOM (0402) ne correspond pas au footprint Gerber (0603). Pads trop grands → trop de pâte → billes.
• Fix : retirer les billes et nettoyer en profondeur.
• Prévention : footprint library validée + DFM automatisé pour croiser BOM package vs pad size.

7. Problème : comment des notes orientation/polarity incorrectes en BOM provoquent le Tombstoning ?

• Symptôme : une extrémité du composant se lève (tombstone).
• Symptôme : AOI détecte offset/missing.
• Métrique : une extrémité totalement décollée du pad.
• Root cause : wetting imbalance. Pour des pièces non symétriques, l’absence de direction claire en BOM/assembly drawing peut accentuer l’aléa de placement et la dissymétrie de mouillage.
• Fix : rework (re-soudure).
• Prévention : pads symétriques et dimensions correctes ; pour pièces non symétriques, direction/polarity clairement marquées en BOM et assembly drawing.

8. Problème : pourquoi un solder paste type inadapté cause du BGA voiding ?

• Symptôme : X-Ray montre des voids, impact thermique et reliability.
• Symptôme : surchauffe locale ou failure précoce en thermal cycling.
• Métrique : void area > 25% (IPC-7095B).
• Root cause : activity insuffisante ou volatiles trop élevés, incompatibles avec le reflow profile ; les solvants/flux ne dégazent pas → voids.
• Fix : BGA rework/reballing pour produits high value.
• Prévention : spécifier une pâte validée et un profil Ramp-Soak-Spike dans les assembly instructions.

9. Problème : comment un MPN incorrect cause un Head-in-Pillow ?

• Symptôme : fusion incomplète, IMC non fiable.
• Symptôme : comportement intermittent en FCT ; failure après légère vibration.
• Métrique : interface de séparation visible entre balle et pâte.
• Root cause : mauvais MPN → mauvais BGA ; alloy (SAC305 vs SAC405) ou coplanarity qui empêche un bon wetting.
• Fix : rework et remplacement.
• Prévention : BOM review strict ; valider chaque MPN vs datasheet ; cross-check package et attributs solder ball.

10. Problème : pourquoi des spikes/icicles apparaissent si les paramètres Selective wave soldering ne sont pas définis ?

• Symptôme : spikes longs et pointus, risque de clearance.
• Symptôme : aspect “icicle”.
• Métrique : spike length > 1.5× lead diameter.
• Root cause : la BOM/assembly note liste des pièces à souder en sélectif sans guidance (température, préchauffage, nozzle, vitesse).
• Fix : trimming ou rework.
• Prévention : Process Instruction Sheet détaillé avec paramètres clés.

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FAQ test (Testing)

Les problèmes de test sont souvent l’aboutissement de défauts design/manufacturing ; la précision de la BOM conditionne la faisabilité du test.

11. Problème : pourquoi des ICT test points mal placés provoquent des contact failures ?

• Symptôme : ICT false fails (opens/wrong values), mais retest/FCT OK.
• Symptôme : probes qui glissent / contact instable.
• Métrique : ICT FPY < 90%.
• Root cause : règles DFT non imposées (size, pitch, keep-out). Test points sur solder joints ou trop près de tall parts.
• Fix : nettoyer probes/test points, ajuster la force fixture ; alternatives flying probe/FCT.
• Prévention : appliquer DFT dès le design ; dans fab drawing essentials, définir min test-point size (ex. 1mm), pitch et règles de placement.

12. Problème : que se passe-t-il si la firmware version FCT n’est pas spécifiée dans la BOM ?

• Symptôme : résultats FCT incohérents dans un même lot.
• Symptôme : absence de traceability de la firmware programmée par PCBA.
• Root cause : la BOM liste le MCU hardware mais pas le fichier/version firmware ; la station de test peut utiliser une version obsolète/incorrecte.
• Fix : arrêter les tests, confirmer la bonne version, reprogrammer et retester.
• Prévention : firmware comme BOM item (filename/version/checksum), ex.: Item: 25, MPN: FIRMWARE_V1.2.3_FINAL.hex, Description: Main MCU Firmware, Checksum: 0xABCD1234.

13. Problème : comment des tolérances trop larges en BOM impactent les critères de reliability test ?

• Symptôme : dérive en environmental tests, normal à room temp.
• Symptôme : faible cohérence analog (filters/oscillators).
• Root cause : composants critiques choisis avec tolérance trop large (5% vs 1%/0.1%).
• Fix : RCA et remplacement par composants plus précis.
• Prévention : Worst-Case Analysis et spécification precision/TC en BOM (partie de la yield improvement roadmap).

14. Problème : pourquoi des paramètres Hipot non définis causent des false fails ou endommagent des composants ?

• Symptôme : alarms Hipot malgré une bonne isolation, ou dommages permanents après test.
• Root cause : spec “Perform Hipot Test” sans voltage/ramp/dwell/max leakage. Des réglages trop agressifs créent des erreurs ou détruisent des pièces sensibles.
• Fix : définir des paramètres adaptés (UL/CE + ratings) et réparer.
• Prévention : procédures détaillées pour Hipot/Burn-in avec tous les paramètres.

15. Problème : que faire si la BOM omet des requirements de programmation ?

• Symptôme : PCBA ne boot pas ; modules (Ethernet/Bluetooth) inopérants.
• Symptôme : FCT communication fail ou mauvais device ID.
• Root cause : devices pré-programmés (CPLD, EEPROM, MAC) présents en BOM mais sans fichiers/instructions.
• Fix : programmer (in-circuit/offline) puis retester.
• Prévention : intégrer fichiers/instructions de programmation au BOM package (avec versions).

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FAQ qualité & documentation (Quality & Documentation)

16. Problème : comment le chaos de version BOM déclenche des SPC alarms ?

• Symptôme : SPC (X-bar, R) out-of-control.
• Symptôme : yield très différent selon le moment de production.
• Root cause : ECO sans version control strict ; mix BOM ancienne/nouvelle → variation.
• Fix : pause production et vérification BOM/docs utilisés.
• Prévention : PLM + workflow ECN/ECO avec révisions uniques.

17. Problème : si 8D montre que la root cause est une BOM mistake, comment corriger systématiquement ?

• Root cause : CAPA non bouclé ; correction locale sans mise à jour des librairies/standards.
• Fix : 8D D7 : mettre à jour librairies, process de création/review BOM, training.
• Prévention : base qualité centralisée et réutilisation des leçons.

18. Problème : comment l’absence d’identifiants uniques en BOM crée des traceability gaps ?

• Root cause : MPN non unique, sans vendor info ; commodités listées sans MPN.
• Fix : screening/containment coûteux.
• Prévention : chaque ligne BOM : internal PN unique + approved MPNs + vendor (base MES).

19. Problème : si Gerber et BOM divergent, quelle “source of truth” en production ?

• Root cause : mise à jour d’un seul fichier (Gerber ou BOM).
• Fix : stop ligne et clarification.
• Prévention : EDA intégré + DFM cross-check automatique des refdes.

20. Problème : quels risques si stackup documentation et BOM material spec sont en conflit ?

• Symptôme : impedance fail (50Ω hors ±10%).
• Symptôme : eye diagram fail, SI dégradée.
• Root cause : BOM indique FR-4 générique, mais stackup documentation guide exige low Dk/Df ; achat/CAM suit la BOM seulement.
• Fix : scrap (non réparable).
• Prévention : intégrer stackup/material dans Fab drawing ou notes BOM pointant vers la bonne révision stackup.

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Annexe 1 : matrice de contre-mesures (défauts)

Defect	Process step	Key metric	Corrective/Preventive action
Bridging/short	SMT reflow / wave soldering	Insulation resistance < 10 MΩ	Prevent: solder mask dam > 4mil ; pâte anti-bridging pour fine pitch en BOM.
Open	SMT reflow / ICT	Continuity fail	Prevent: BOM package vs pads Gerber ; surface finish spécifié.
Wrong component	SMT placement	Wrong model/value	Prevent: MPN+Vendor unique ; IQC barcode scan.
Tombstoning	SMT reflow	One-end lift	Prevent: pads symétriques ; orientation claire.
BGA voiding	SMT reflow / X-Ray	Void ratio > 25%	Prevent: paste low-void + reflow profile optimisé.
Warpage	PCB fabrication / reflow	Warpage > 0.75%	Prevent: matériaux CTE-matched ; copper symmetry.
Impedance mismatch	PCB fabrication / TDR	Deviation > ±10%	Prevent: stackup/material (Dk/Df)/géométrie définis.
Traceability failure	Quality	Lot unknown	Prevent: part numbers traçables + MES.

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Annexe 2 : checklist d’audit (BOM & design package)

Audit item	Standard/requirement	Audit method	Status
1. Refdes	Match schematic/PCB	Cross-check	☐ Pass / ☐ Fail
2. MPN	Unique/valid	DB	☐ Pass / ☐ Fail
3. Description	Key params	Review	☐ Pass / ☐ Fail
4. DNI/DNP	Marked	Check	☐ Pass / ☐ Fail
5. Alternates	Approved	AVL	☐ Pass / ☐ Fail
6. Firmware/software	File/version/checksum	Review	☐ Pass / ☐ Fail
7. Version control	Revision/date	PLM	☐ Pass / ☐ Fail
8. File format	RS-274X/X2	CAM	☐ Pass / ☐ Fail
9. Layer order	Naming/stackup	Review	☐ Pass / ☐ Fail
10. Outline	Closed/clear	CAM	☐ Pass / ☐ Fail
11. Stackup detail	Material/thickness/Dk/Df	Review	☐ Pass / ☐ Fail
12. Impedance control	Targets/refs	Review	☐ Pass / ☐ Fail
13. Drill definition	PTH/NPTH	CAM	☐ Pass / ☐ Fail
14. Surface finish	Type/thickness	Fab notes	☐ Pass / ☐ Fail
15. Solder mask	Color/type	Fab notes	☐ Pass / ☐ Fail
16. Silkscreen	Color/min height	Fab notes	☐ Pass / ☐ Fail
17. IPC class	Class 2/3	Fab notes	☐ Pass / ☐ Fail
18. Pick & Place	X/Y/rotation/side	Format	☐ Pass / ☐ Fail
19. Assembly drawing	Polarity/orientation	Review	☐ Pass / ☐ Fail
20. Polarity marking	Diode/Cap/LED	Review	☐ Pass / ☐ Fail
21. Special instructions	Press-fit/dispense/coating	Review	☐ Pass / ☐ Fail
22. Test points	ICT/FCT	Layer check	☐ Pass / ☐ Fail
23. Test spec	Procedures/params	Review	☐ Pass / ☐ Fail
24. RoHS/REACH	Declared	BOM attrs	☐ Pass / ☐ Fail
25. Packaging/shipping	ESD/moisture	Docs	☐ Pass / ☐ Fail
26. Process capability analysis pcb	Capability fit	DFM/DFA	☐ Pass / ☐ Fail

Conclusion

Assembly bom best practices n’est pas “juste un Excel sans erreurs” : c’est une méthodologie pour transférer le design intent via des documents précis et standardisés tout au long de la manufacturing chain. Comprendre ces 20 problèmes aide à construire une yield improvement roadmap robuste.

Support : HILPCB Turnkey Assembly / SMT Assembly.

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