Les centres de données, l’IA et les réseaux 5G utilisent des cartes plus denses, comportant davantage de couches et des liaisons toujours plus rapides. Or les boîtiers BGA et les pistes internes rendent une part croissante des connexions inaccessible aux pointes d’un test in situ (ICT) ou d’une sonde mobile. Le Boundary-Scan/JTAG (Joint Test Action Group, IEEE 1149.1) permet de tester ces interconnexions depuis les circuits intégrés eux-mêmes. Pour une équipe qui développe un PCB à haute intégrité du signal, notamment avec un routage SerDes 112G, il réduit l’incertitude avant les essais fonctionnels et les mesures analogiques plus coûteuses.
Une liaison rapide doit être correcte sur tout son trajet, depuis l’échappement du boîtier jusqu’aux broches du connecteur. Une soudure froide ou un pont sous un BGA suffit à rendre le canal inutilisable, même si l’empilage et la simulation SI sont justes. Le Boundary-Scan apporte un contrôle électrique non intrusif de ces connexions. HILPCB associe ce test à la maîtrise des procédés de fabrication de PCB haute vitesse afin de relier les exigences du dossier de conception aux contrôles réalisés sur la carte assemblée.
Fonctionnement du Boundary-Scan JTAG et du port TAP
Le Boundary-Scan est une architecture intégrée aux circuits compatibles. Une cellule logique est placée entre chaque broche numérique et la logique interne ; les cellules sont reliées en série pour constituer une chaîne de balayage dans un composant, puis éventuellement entre plusieurs composants.
Cette chaîne est commandée par un port d’accès au test (TAP) comportant généralement quatre ou cinq signaux :
- TCK (Test Clock) : horloge qui synchronise les opérations JTAG ;
- TMS (Test Mode Select) : commande les transitions d’état du contrôleur TAP ;
- TDI (Test Data In) : entrée série des données dans la chaîne ;
- TDO (Test Data Out) : sortie série des données de la chaîne ;
- TRST (Test Reset, facultatif) : remise à zéro asynchrone du contrôleur TAP.
En mode EXTEST, le contrôleur force un état sur les sorties d’un circuit et capture l’état reçu sur les entrées d’un autre. Il peut ainsi détecter une coupure, un court-circuit, un pont de soudure ou un nœud bloqué, sans contact physique sur les connexions cachées. Les instructions INTEST et SAMPLE/PRELOAD complètent ce dispositif. L’interface sert aussi à la programmation en système (ISP) et au débogage en temps réel.
Test des BGA et interconnexions d’un PCB haute vitesse avec JTAG
Autour d’un CPU, FPGA ou ASIC, les billes BGA peuvent présenter un pas de 0,4 mm ou moins. Les soudures sont sous le boîtier et les dispositifs à pointes ne peuvent pas toutes les atteindre. Le Boundary-Scan crée alors des « sondes électriques virtuelles » sur les broches compatibles : il force un niveau logique à une extrémité et vérifie la réponse à l’autre afin d’établir une cartographie des connexions testables.
Pour le concepteur, l’équipe NPI et le responsable qualité, les bénéfices sont les suivants :
- Couverture élevée : accès aux liaisons cachées sous les BGA et jusqu’aux broches de connecteurs compatibles avec le schéma de test ;
- Diagnostic précis : le logiciel peut indiquer le type et l’emplacement probable d’un défaut, par exemple une connexion entre U5/A3 et U5/A4 ;
- Investissement initial réduit : l’absence de lit à clous dédié est particulièrement intéressante pour les prototypes et petites séries SerDes 112G ;
- Utilité sur tout le cycle de vie : validation du prototype, production, réparation et analyse de retour.
Pour un routage de connecteurs SFP, QSFP-DD ou OSFP de centre de données, une seule connexion défaillante peut arrêter le lien. JTAG fournit une méthode répétable pour contrôler les interconnexions couvertes par la chaîne ; la couverture réelle dépend toutefois des composants compatibles, des fichiers BSDL disponibles et de la conception DFT de la carte.
Comparatif du JTAG, de l’ICT et du test par sondes mobiles
| Critère | Boundary-Scan/JTAG | Test in situ (ICT) | Sondes mobiles |
|---|---|---|---|
| Accès au test | Broches des circuits, accès virtuel | Points de test physiques requis | Pastille ou via exposé |
| Couverture des BGA | Élevée sur les broches compatibles | Très faible à quasi nulle | Faible, limitée aux accès périphériques |
| Coût initial | Faible, principalement logiciel | Élevé, montage dédié | Moyen, lié à l’équipement |
| Vitesse de test | Moyenne | Rapide | Lente |
| Phase adaptée | Conception, prototype, production, réparation | Production en volume | Prototype et petite série |
| Fonctions complémentaires | Programmation en système et débogage | Test de composants analogiques | Test analogique de base |
Rôle du JTAG dans la validation d’un routage SerDes 112G PAM4
À 112 Gbit/s en PAM4 et au-delà, l’intégrité du signal dépend fortement du matériau, de l’empilage, de l’impédance, des transitions de vias et des tolérances de fabrication. Une discontinuité d’impédance, un moignon de via ou une diaphonie excessive peut dégrader le taux d’erreur binaire.
Le JTAG ne mesure ni le diagramme de l’œil, ni la gigue, ni les pertes d’insertion ou de retour. Ces caractéristiques analogiques nécessitent notamment un analyseur de réseau vectoriel (VNA), un oscilloscope haute vitesse ou d’autres équipements SI. Son rôle intervient en amont : confirmer que le canal est électriquement connecté avant d’engager ces mesures.
Si un conducteur de la paire différentielle est ouvert ou en court-circuit avec un réseau voisin, les essais SI suivants ne permettent pas d’évaluer correctement le canal. Le Boundary-Scan aide à éliminer ces défauts depuis les billes du BGA SerDes, à travers le routage PCB HDI, jusqu’aux broches du connecteur.
Le contrôle d’impédance reste une responsabilité distincte, liée au calcul de l’empilage et à la capacité du fabricant. HILPCB peut viser une tolérance de ±5 %, voire plus serrée selon le matériau, la géométrie et les exigences convenues. Le JTAG ne prouve pas cette valeur ; il confirme que les deux extrémités de la liaison contrôlée sont correctement raccordées.
Tolérances de fabrication PCB et stratégie de test JTAG
Les variations de largeur de piste, d’espacement, d’épaisseur diélectrique et d’alignement lors de la stratification modifient le résultat électrique par rapport au modèle nominal. La stratégie qualité doit donc associer maîtrise du procédé, coupons et mesures d’impédance, inspection de l’assemblage et test d’interconnexion.
Une connexion de via marginale peut réussir un simple test de continuité à température ambiante puis devenir intermittente sous échauffement ou vibration. En forçant et en lisant les états logiques, EXTEST peut révéler certains défauts instables, mais il ne remplace pas une qualification environnementale lorsque celle-ci est requise.
Cette combinaison est particulièrement utile en petite série SerDes 112G, lorsque la répétabilité du procédé doit encore être confirmée. Tester chaque carte avant l’intégration système évite de confondre un défaut d’assemblage avec un problème de protocole ou de SI. HILPCB peut intégrer cette séquence depuis la revue DFM/DFT jusqu’à la validation finale convenue avec le client.
Fabrication de précision et validation JTAG : points de coordination
- Détection précoce : exécuter le JTAG après assemblage pour isoler les défauts avant les essais SI et fonctionnels plus coûteux.
- Boucle de retour procédé : relier une récurrence détectée dans une zone BGA aux paramètres de placement, de pâte à braser et de refusion.
- Rendement au premier passage : utiliser le diagnostic pour cibler la réparation et suivre les défauts des cartes haute vitesse complexes.
- Fiabilité : vérifier que la connectivité reste conforme malgré les tolérances réelles de fabrication et d’assemblage.
Connecteurs SFP QSFP-DD, vias et couverture du test JTAG
La transition entre le PCB et le connecteur constitue l’une des zones les plus sensibles d’un canal rapide. Le fan-out, les vias et le lancement du connecteur doivent être conçus ensemble pour limiter les discontinuités. Le JTAG ne mesure pas la réponse RF du connecteur ni l’adaptation d’impédance des vias, mais il vérifie la continuité logique des trajets accessibles par la chaîne.
Sur un routage SFP, QSFP-DD ou OSFP de centre de données, des dizaines de paires différentielles partent du contrôleur hôte, traversent plusieurs couches et rejoignent les contacts du connecteur. Une conception DFT adaptée permet de contrôler chaque trajet couvert, des billes BGA jusqu’aux broches press-fit.
Prenons un fond de panier de 28 couches où les signaux passent par des vias détourés par perçage arrière avant d’atteindre un connecteur QSFP-DD. Un perçage décalé peut créer un court-circuit minime avec un plan de masse interne, invisible à l’inspection visuelle. Le JTAG peut localiser la broche bloquée à l’état bas et orienter rapidement l’analyse, alors qu’une recherche point par point au TDR serait plus longue.
Test JTAG, programmation ISP et débogage après assemblage PCBA
Après placement SMT et refusion, les milliers de joints sous BGA et LGA doivent être contrôlés. Le Boundary-Scan complète l’inspection aux rayons X en détectant des coupures, notamment liées à un défaut head-in-pillow, et des ponts de soudure sur les liaisons couvertes.
De nombreux FPGA, CPLD, microcontrôleurs et mémoires Flash acceptent la programmation en système par JTAG. La carte peut donc être programmée directement sur la ligne PCBA, sans retirer les composants ni utiliser un programmateur dédié. HILPCB peut intégrer programmation et test JTAG à ses services d’assemblage PCBA clé en main pour livrer des cartes préprogrammées selon le fichier et la procédure validés.
En développement, un débogueur tel que J-Link ou ULINK donne accès au cœur du processeur pour poser des points d’arrêt, exécuter le programme pas à pas et lire ou modifier les registres et la mémoire. Cette fonction aide à séparer un problème logiciel d’une interaction matérielle, mais doit être prévue dès le schéma et rester accessible dans le produit ou le montage de test.
Concevoir une chaîne JTAG testable : connecteur, résistances et BSDL
Le Boundary-Scan doit être prévu dans la conception pour offrir une couverture utile. Une chaîne comportant plusieurs circuits est généralement montée en série : TDO d’un composant rejoint TDI du suivant. Les signaux TCK et TMS doivent conserver des fronts propres ; une longue chaîne peut demander des tampons pour maintenir une commande suffisante.
Un connecteur JTAG standard à 10 ou 20 broches facilite l’accès du débogueur et de l’équipement de production. Son emplacement doit rester accessible lorsque la carte est montée dans le châssis ou via un adaptateur de test.
Les résistances de rappel stabilisent les états au repos. TMS et TDI utilisent souvent une résistance de tirage vers le haut, tandis que TCK peut être tiré vers le bas afin d’éviter de fausses impulsions lorsqu’aucun débogueur n’est raccordé. Les valeurs et états exacts doivent suivre les recommandations des composants.
Enfin, le logiciel de test a besoin des fichiers BSDL (Boundary Scan Description Language) fournis par les fabricants. Ils décrivent les broches, le registre d’instructions et l’architecture de balayage utilisée pour générer les vecteurs. Vérifier leur disponibilité avant de figer la nomenclature évite une lacune de couverture découverte trop tard. La revue DFM/DFT peut alors confirmer la topologie, l’accès physique et les limites documentées du test.
Boundary-Scan JTAG : établir un plan de test exploitable
Sur un PCB dense et rapide, le Boundary-Scan relie la conception, l’assemblage et le diagnostic. Il vérifie les interconnexions BGA, les trajets vers les connecteurs SFP/QSFP-DD et les liaisons à impédance contrôlée avant les analyses SI. Pour une petite série comme pour une production répétitive, sa valeur dépend d’un périmètre clairement défini : circuits compatibles, fichiers BSDL, réseaux couverts, séquence d’essai et critères d’acceptation.
HILPCB peut intégrer la revue DFT, la fabrication haute vitesse, l’assemblage, l’inspection et le test JTAG dans un même flux. Pour évaluer la faisabilité et préparer un devis, transmettez le schéma, la nomenclature avec références exactes, les fichiers BSDL disponibles, la topologie prévue de la chaîne, le volume et la procédure de programmation ou de test attendue.
FAQ sur le Boundary-Scan JTAG pour PCB haute vitesse
Pourquoi utiliser le Boundary-Scan/JTAG sur un projet d’intégrité du signal ?
Les PCB haute vitesse emploient souvent des BGA denses, des connecteurs fins et des zones impossibles à sonder. Le JTAG vérifie d’abord la connectivité électrique couverte, ce qui permet de distinguer un défaut de fabrication ou d’assemblage d’un problème d’intégrité du signal. Il ne remplace pas les mesures analogiques du canal.
Pourquoi le sondage manuel ne suffit-il pas pour une carte haute densité ?
Quand le débit et la densité augmentent, de nombreux nœuds ne sont plus accessibles. Le sondage manuel devient également lent et difficile à répéter d’une carte à l’autre. Une chaîne JTAG bien conçue fournit une séquence structurée et automatisable, complétée par l’ICT, les sondes mobiles ou les essais fonctionnels selon la couverture recherchée.
Comment les connecteurs, vias et tolérances influencent-ils le test JTAG ?
Le résultat dépend de la qualité physique des interconnexions. Un défaut de via, une broche de connecteur mal raccordée ou une dérive d’assemblage peut être détecté si le réseau est couvert par la chaîne. En revanche, le JTAG ne mesure pas l’impédance ni les pertes de ces structures ; ces contrôles nécessitent des coupons et des instruments SI adaptés.
Pourquoi planifier tôt la chaîne JTAG et les fichiers BSDL ?
La couverture dépend directement de la topologie, de l’accès au connecteur et de la disponibilité des BSDL pour les composants clés. Les vérifier avant le gel du schéma évite les zones non testables, simplifie la mise sous tension initiale et réduit les risques lors du passage en production.