Xilinx VU13P поставляется в корпусе 52,5 × 52,5 mm с 4641 шариковыми выводами BGA. Каждый шарик требует чистого пути вывода (escape) на внутренний слой трассировки, развязывающего конденсатора в радиусе 2 мм или подключения через переходное отверстие к слою питания, обеспечивающего подачу тока с допуском ±25,5 мВ для линии 0,85 В. В техническом описании FPGA указано, на что способен кремний. Печатная плата (PCB) определяет, сможет ли он реализовать этот потенциал — и потребуется ли для этого одна ревизия или четыре.
Платы FPGA находятся на пересечении трех инженерных дисциплин, которые редко пересекаются в других продуктах. Проблема вывода (escape) сигналов из-под BGA — это геометрическая головоломка, ограниченная технологией сверления и экономикой количества слоев. Сеть распределения питания (PDN) представляет собой задачу электромагнитного проектирования, требующую контроля импеданса от постоянного тока (DC) до 500 МГц. Каналы приемопередатчиков (трансиверов) — это инженерия линий передачи на частоте Найквиста 14+ ГГц. Ошибка в любой из этих областей приводит не к постепенному снижению производительности, а к полному отказу (hard failure). Резонанс ответвления переходного отверстия (via stub) на частоте 12 ГГц полностью закрывает глазковую диаграмму (eye diagram). Антирезонанс PDN на неправильной частоте усиливает шум вместо его подавления. Разрыв в слое земли под дифференциальной парой, работающей на скорости 25 Гбит/с, отражает достаточно энергии, чтобы повредить каждый бит.
HILPCB производит платы для FPGA — от 4-слойных оценочных платформи до 64-слойных серийных сборок, используя последовательное ламинирование для HDI BGA escape маршрутизации, допуск импеданса до ±5% и обратное высверливание (back-drilling) для мультигигабитных каналов трансиверов. Наше производство поддерживает весь спектр сложности — от отладочных плат Lattice ECP5 до вычислительных платформ AMD Versal Premium.
Навигация по меню
- BGA Escape: решение, определяющее количество слоев
- Сеть распределения питания (PDN) для 15+ линий напряжения
- Инженерия каналов трансивера на скорости 28+ Гбит/с
- Трассировка интерфейса памяти DDR
- Тепловое управление при мощности 75+ Ватт
- Конфигурация, JTAG и первый запуск платы (Bring-Up)
- От прототипа до серийного производства
BGA Escape: решение, определяющее количество слоев
Корпус BGA определяет все последующие шаги. Количество слоев, технология переходных отверстий, стоимость материалов и сроки изготовления — все это зависит от того, сколько шариков нужно вывести и с каким шагом (pitch). Проектировщик, который начинает разводку до того, как определена стратегия вывода сигналов (escape routing), впустую тратит недели, когда выясняется, что количество слоев было выбрано неверно.
Стратегии вывода сигналов в зависимости от шага корпуса (Pitch)
- Корпуса с шагом 1,0 мм: Вывод в стиле "собачья кость" (Dog-bone fan-out) с использованием сквозных (through-hole) переходных отверстий: сверление 0,3 мм, контактная площадка 0,5 мм. Между контактными площадками соседних переходных отверстий проходит одна дорожка с параметрами 4/4 mil (ширина/зазор). Два внешних кольца площадок BGA выводятся на верхний и нижний сигнальные слои. Внутренние ряды опускаются через переходные отверстия на внутренние сигнальные слои. Компонент на 500 контактов обычно разводится на 10–12 слоях. Компонент на 1500 контактов с шагом 1,0 мм требует 14–16 слоев и тщательного планирования полей переходных отверстий во избежание блокировки внутренних каналов трассировки.
- Корпуса с шагом 0,8 мм: Сквозные переходные отверстия занимают слишком много места между площадками — нет места для прокладки дорожки между двумя соседними площадками со стандартными размерами сверления. Структура HDI PCB с микроотверстиями, высверленными лазером (диаметр 0,1 мм, располагаются прямо на контактной площадке BGA), позволяет выводить сигналы из самых внутренних рядов, не занимая пространство для внутренней трассировки. Сложенные (stacked) микроотверстия (слой 1→2, 2→3) обеспечивают доступ к более глубоким слоям трассировки из внутренних рядов BGA.
- Последовательное наращивание (Sequential Build-Up): HILPCB поддерживает до четырех циклов последовательного ламинирования. Каждый цикл добавляет два слоя с совмещенными микроотверстиями, соединенными с нижележащим слоем — это необходимо, когда для полного вывода сигналов из-под BGA требуется более 2000 шариков с шагом 0,8 мм. Последовательный процесс увеличивает срок изготовления на 3–5 дней за каждый цикл и повышает стоимость примерно на 15–25% на каждую стадию наращивания.
- Технология Via-in-Pad (Отверстие в контактной площадке): Микроотверстия, расположенные непосредственно на площадках BGA, устраняют ответвления (stubs), характерные для вывода в стиле "собачья кость", экономят место для трассировки и снижают паразитную индуктивность на путях подачи питания. Отверстие должно быть заполнено и выровнено (планаризовано) для обеспечения плоской поверхности (копланарность <25 мкм) и надежного паяного соединения BGA. Процесс заполнения медью (copper-filled) via-in-pad от HILPCB стабильно соответствует этой спецификации на многослойных печатных платах (multilayer PCBs) до 64 слоев.
- Порядок вывода сигналов (Escape Routing Order): Сначала выводятся шарики питания и земли (они подключаются к слоям, а не к проложенным дорожкам). Затем выводятся высокоскоростные дифференциальные пары трансиверов (им нужны самые короткие и "чистые" пути). Последними выводятся сигналы ввода-вывода общего назначения (General-purpose I/O) — они допускают более длинные маршруты и переходы между слоями без потери производительности.
Сеть распределения питания (PDN) для 15+ линий напряжения
Устройству Xilinx UltraScale+ требуется VCCINT (0,85 В при токе 40+ А), VCCBRAM (0,85 В), VCCAUX (1,8 В), несколько банков VCCO (1,2 В, 1,5 В, 1,8 В, 2,5 В или 3,3 В в зависимости от стандарта ввода-вывода) и питание трансиверов — MGTAVCC (0,9 В), MGTAVTT (1,2 В), MGTVCCAUX (1,8 В). Итого 10–15 различных шин напряжения, каждая из которых имеет собственные требования к регулировке, фильтрации и распределению.
Построение PDN
- Выделенные пары слоев (Plane Pairs): Цельные медные полигоны (слои) для VCCINT и возвратной земли на соседних слоях. При толщине диэлектрика 4 мил и Dk ≈ 4,2 емкость пары слоев составляет примерно 25 пФ/см² — что обеспечивает эффективную развязку (decoupling) на частотах выше 100 МГц без дискретных компонентов. Эта межслойная емкость является первичным высокочастотным байпасом — она реагирует быстрее любого дискретного конденсатора, поскольку в ней отсутствует индуктивность монтажа. HILPCB контролирует толщину диэлектрика с точностью ±10% (±0,4 мил при цели 4 мил), чтобы гарантировать получение расчетной емкости в производстве.
- Стратегия размещения развязывающих конденсаторов: Документация (application note) поставщика FPGA по целостности питания обычно предписывает размещение более 200 конденсаторов под посадочным местом BGA — комбинация 100 нФ, 1 мкФ и 10 мкФ в корпусах 0201 и 0402. Приоритет размещения: монтаж по технологии via-in-pad на нижней стороне платы, прямо под шариками питания BGA, обеспечивает минимально возможный токовый контур до кристалла (die). Индуктивность монтажа каждого конденсатора (обычно 0,3–0,8 nH в зависимости от геометрии площадки и структуры переходного отверстия) определяет его эффективный частотный диапазон. Полный профиль импеданса PDN — от постоянного тока до 500 МГц — должен оставаться ниже целевого сопротивления (Ztarget = Vcore × пульсации% / Imax_transient) во всем диапазоне частот.
- Управление падением напряжения (IR Drop): При токе 40 А на шине 0,85 В даже 5 мОм сопротивления постоянному току (DC resistance) между выходом VRM и кристаллом FPGA приведут к падению напряжения на 200 мВ, что израсходует весь бюджет допуска по напряжению еще до учета любых шумов переменного тока (AC noise). Площадь силового слоя, количество переходных отверстий между выходом стабилизатора и областью силовых контактов FPGA, вес меди (типично: 1 унция — внутренние слои, 2 унции — внешние) и форма полигона (избегание узких мест) — все это влияет на сопротивление постоянному току. HILPCB обеспечивает однородность веса меди в пределах ±10% и предоставляет данные о сопротивлении тестовых купонов (coupons) для критически важных геометрий силовых слоев.
- Управление разделенными слоями (Split Plane): Напряжения банков I/O (1,8 В, 2,5 В, 3,3 В) часто располагаются на общих внутренних слоях в виде разделенных плоскостей (split planes) для экономии количества слоев. Границы разделения (Split boundaries) должны быть тщательно спланированы — ни один высокоскоростной сигнал не должен пересекать разрыв (split gap), так как обратный ток в опорном (референсном) слое не сможет протечь через разрыв. Ему придется обойти границу разделения, создавая огромный токовый контур (loop area), который генерирует ЭМИ (EMI) и ухудшает целостность сигнала. В тех местах, где сигналы вынуждены пересекать различные домены напряжений, в точке пересечения устанавливаются мостовые конденсаторы (bridge capacitors, 100 нФ), обеспечивающие локальный путь возврата.
- Изоляция питания трансивера: Питание трансиверов MGT (MGTAVCC, MGTAVTT) требует выделенной схемы стабилизации — его нельзя брать от основной шины VCCINT. Шум питания на системе ФАПЧ (PLL) трансивера напрямую модулирует восстановленный тактовый сигнал, что проявляется в виде увеличения джиттера на последовательном канале связи. Для питания трансиверов необходимо использовать отдельные LDO-регуляторы или выделенные каналы импульсных стабилизаторов с пульсациями (ripple) на выходе ≤1 мВ (rms) (в диапазоне от 10 кГц до 20 МГц).
Инженерия каналов трансивера на скорости 28+ Гбит/с
Трансиверы GTH и GTY в устройствах AMD/Xilinx, GX в Intel Agilex работают на скорости 12,5–32,75 Гбит/с на линию (lane) с использованием кодирования NRZ. При скорости 28 Гбит/с частота Найквиста составляет 14 ГГц. 5-я гармоника битовой скорости достигает 70 ГГц. PCB-канал (тракт) от площадки BGA FPGA через переходное отверстие, по дорожке на плате, снова через переходное отверстие, к разъему или второму устройству должен обеспечивать вносимые потери (insertion loss) в пределах возможностей эквалайзера приемника и возвратные потери (return loss) ниже -10 дБ во всей полосе частот.
Требования к проектированию канала
- Ламинаты с низкими потерями (Low-Loss Laminates): Стандартный FR-4 с Df ≈ 0,020 на частоте 10 ГГц вносит затухание примерно 1,0 дБ/дюйм на частоте 14 ГГц в типовой микрополосковой геометрии. На дорожке длиной 6 дюймов только из-за диэлектрика будет потеряно 6 дБ — плюс потери в проводнике, потери в переходных отверстиях и потери на разъеме. Общий бюджет канала для соединения NRZ 28 Гбит/с обычно составляет 15–20 дБ на частоте Найквиста. Megtron 6 (Df = 0,004) или Isola I-Speed (Df = 0,009) снижают диэлектрические потери в 3–5 раз по сравнению со стандартным FR-4, что позволяет сохранить потери на печатной плате в пределах выделенного бюджета потерь канала. Стоимость таких материалов в 3–5 раз выше, чем у стандартного FR-4, однако альтернативой будет неработоспособный канал, который не сможет восстановить ни один эквалайзер.
- Шероховатость медной фольги (Copper Foil Roughness): На частоте 14 ГГц толщина скин-слоя в меди составляет около 0,55 мкм. Стандартная электролитическая медь (electrodeposited copper foil) имеет среднеквадратичную шероховатость (Rq) 1,5–2,0 мкм, что значительно превышает толщина скин-слоя. Ток, протекающий по этим пикам шероховатости, проходит более длинный эффективный путь, что увеличивает потери в проводнике на 30–60% по сравнению с теоретически гладкой поверхностью. HVLP (Hyper Very Low Profile) медная фольга с Rq < 0,5 мкм позволяет уменьшить эти избыточные потери. HILPCB предлагает варианты использования фольги HVLP и может применять ее на сигнальных слоях трансиверов, используя при этом стандартную фольгу на некритичных слоях для снижения стоимости.
- Обратное высверливание ответвлений переходных отверстий (Back-Drilling Via Stubs): Стандартное сквозное переходное отверстие в плате толщиной 2,4 мм (93 мил) создает ответвление (via stub) — неиспользуемый участок цилиндра (barrel) под сигнальным слоем, — которое работает как несогласованная линия передачи. Ответвление длиной 60 мил вызывает четвертьволновый резонанс на частоте около 12 ГГц, что приводит к глубокому провалу во вносимых потерях канала и закрывает глазковую диаграмму на скорости 28 Гбит/с. Обратное высверливание (Back-drilling) удаляет этот неиспользуемый участок цилиндра, уменьшая длину ответвления до 5–10 мил. Процесс back-drill от HILPCB контролирует длину ответвления с точностью ±5 мил, используя сверление с регулируемой глубиной и лазерной обратной связью измерения. Анализ поперечного сечения (cross-section) на тестовых купонах подтверждает глубину ответвления (stub) для каждой производственной партии.
- Дисциплина трассировки дифференциальных пар: Перекос (skew) внутри пары должен составлять <5 пс (что соответствует разнице в длине дорожек около 0,7 мм). Перекос между парами внутри многоканальной шины (multi-lane channel) <10 пс. Целевой дифференциальный импеданс 85 Ом или 100 Ом — определяется стандартом I/O, а не предпочтением проектировщика. Геометрия дорожки (ширина, зазор, толщина диэлектрика до опорного слоя) должна оставаться постоянной на протяжении всего маршрута — любое изменение опорного слоя при переходе со слоя на слой требует наличия "сшивающих" переходных отверстий заземления (ground stitching vias) в радиусе 0,5 мм от сигнальных переходных отверстий для сохранения непрерывности пути возврата.
- Оптимизация переходов через переходные отверстия (Via Transition Optimization): Переход сигнала с поверхностной дорожки на внутренний слой через via-отверстие вносит паразитную индуктивность (обычно 50–80 пГн для стандартного сквозного отверстия) и емкость (между антипадом и окружающей его медью земли). Размещение переходных отверстий заземления вокруг сигнального via в коаксиалоподобной конфигурации — 3–4 отверстия заземления в радиусе 0,5 мм от сигнального отверстия — снижает индуктивность перехода до <30 пГн и улучшает возвратные потери на 3–5 дБ на частоте 14 ГГц. Аудит DFM от HILPCB сверяет геометрию переходного отверстия с бюджетом возвратных потерь канала и рекомендует оптимизированные размеры антипадов.
Трассировка интерфейса памяти DDR
В большинстве FPGA-проектов используются интерфейсы памяти DDR4 или DDR5. Для DDR4 со скоростью 2400 МТ/с (тактовая частота 1200 МГц) требуется совпадение (matching) сигналов адреса/команд с точностью до ±5 пс внутри группы байтов и согласование сигналов DQ с DQS с точностью до ±2,5 пс внутри байтовой полосы (byte lane). В стандарте DDR5 эти требования становятся еще жестче и добавляется сложность, связанная с терминацией на кристалле (on-die termination).
Практика компоновки памяти
- Стратегия размещения памяти: Размещайте микросхемы памяти как можно ближе к FPGA. На скоростях передачи данных DDR4 каждый дополнительный дюйм дорожки добавляет около 150 пс задержки распространения (propagation delay) и 0,3 дБ вносимых потерь. Для памяти DDR4 с двумя ранками (ranks) оптимальное размещение определяется топологией (fly-by для адреса/команд, T-branch или fly-by для данных). Анализ DFM от HILPCB выявляет проблемы с размещением еще до начала трассировки.
- Трассировка в одном слое с единым опорным потенциалом: Все сигналы DQ внутри одной байтовой линии (byte lane) должны быть разведены в одном слое печатной платы и иметь один и тот же опорный слой (земли). Переходы со слоя на слой внутри байтовой линии приводят к временным перекосам (из-за разницы в задержке переходных отверстий) и неоднородности импеданса, которые невозможно полностью компенсировать за счет выравнивания меандром (serpentine tuning). Если перехода со слоя на слой избежать нельзя, все сигналы данной байтовой линии должны переходить на другие слои в одном и том же месте.
- Изоляция питания: Питание VDDQ (1,2 В для DDR4, 1,1 В для DDR5) должно осуществляться на выделенном полигоне, физически и электрически отделенном от VCCINT. Шум переключения ядра FPGA, проникающий в VDDQ через общий полигон меди или общие переходные отверстия питания, проявляется в виде ошибок (bit errors), зависящих от передаваемых данных. Установка ферритовой бусины (ferrite bead) или LC-фильтра на выходе стабилизатора VDDQ обеспечивает необходимую изоляцию. Для каждого модуля памяти предусматривается локальная развязка из конденсаторов 100 нФ + 10 мкФ на расстоянии до 3 мм от его выводов питания.
- Минимизация подстройки меандром (Serpentine Tuning Minimization): Меандры (serpentines) для выравнивания длин увеличивают вносимые потери и отнимают место на плате. Размещайте память близко и ведите трассировку по прямой — подстройка должна лишь компенсировать остаточное несовпадение в 1–3 мм, а не сглаживать разницу в длине на 50 мм. Амплитуда меандра не должна превышать ширину дорожки более чем в 3 раза, чтобы избежать самосвязи (self-coupling) между петлями меандра, что приводит к локальным скачкам импеданса.
- Размещение терминальных (нагрузочных) резисторов: В стандарте DDR4 для сигналов данных используется терминация на кристалле (on-die termination, ODT), но для сигналов команд/адресов может применяться внешняя терминация. Наборы нагрузочных резисторов располагаются на дальнем конце (far end) последовательной (fly-by) цепи адресной шины, вблизи последней микросхемы памяти. Размещение резисторов после последнего модуля (а не между ними) предотвращает появление отражений, которые могут исказить сигналы на промежуточных узлах памяти.
Тепловое управление при мощности 75+ Ватт
Полностью загруженный Versal Premium выделяет более 75 Вт тепла. Даже средний Artix-7 в компактном корпусе без открытой термоплощадки может достигать 5–10 Вт. В данном случае печатная плата выступает как в качестве механической платформы для монтажа, так и как ключевой элемент теплоотводящего пути.
Подходы в тепловой инженерии
- Массивы тепловых переходных отверстий (Thermal Via Arrays): Располагаются под открытой тепловой площадкой (exposed thermal pad) FPGA — диаметр сверления 0,3 мм, шаг 1,0 мм, отверстия заполнены медью. Стандартный массив из 100+ таких отверстий обеспечивает тепловое сопротивление (thermal resistance) порядка 10–15 °C/Вт для платы толщиной 1,6 мм. У полых (незаполненных) переходных отверстий термическое сопротивление в 2–3 раза выше из-за воздушного зазора внутри цилиндра (barrel). Процесс создания переходных отверстий, заполненных медью (copper-filled), разработанный HILPCB, обеспечивает уровень пустот (void content) <10%, что подтверждается анализом поперечных срезов на квалификационных образцах.
- Отвод тепла по внутренним полигонам (Internal Plane Heat Spreading): Медные полигоны слоев питания и земли выполняют двойную функцию — распределяют электрическую энергию и обеспечивают боковую (латеральную) теплопроводность. Теплопроводность полигона с весом меди 1 oz составляет около 390 Вт/м·К (по сравнению с 0,3 Вт/м·К у субстрата FR-4). Эти полигоны отводят тепло от зоны установки FPGA (footprint) к более холодным участкам платы, где оно может рассеиваться с помощью крепежных элементов или путем конвекции.
- Вставки из медных монет (Copper Coin Inserts): Для систем с охлаждением за счет теплопроводности (военные, аэрокосмические, защищенные промышленные системы) HILPCB впрессовывает изготовленные на станке медные вставки (coins) в выемки, фрезеруемые в стеклотекстолите прямо под ПЛИС. Использование Copper coin позволяет снизить термическое сопротивление сквозь плату до уровня ниже 1 °C/Вт — это в 10 раз эффективнее, чем стандартный массив тепловых переходных отверстий. Технология применима для плат с количеством слоев до 64.
- Рекомендации по монтажу радиаторов (Heatsink Mounting): Тяжелый радиатор, крепящийся к плате болтами, создает механическую нагрузку, которая на тонкой или гибкой плате может привести к неравномерному распределению давления. Из-за этого возникают зазоры в термопасте и образуются "горячие точки" (hot spots). Многослойные платы (12+ слоев) с несколькими медными полигонами обладают необходимой механической жесткостью (прогиб менее 1 мм при точечной нагрузке 10 Н) для равномерного распределения давления от креплений радиатора. Радиаторы с подпружиненными push-pin или винтовыми креплениями с откалиброванным усилием сжатия обеспечивают более равномерное контактное давление, чем пассивные охладители с креплением на клипсах (clip-on).
Конфигурация, JTAG и первый запуск платы (Bring-Up)
Каждый раз при подаче питания FPGA должна загружать конфигурацию из внешней памяти (SPI flash, BPI NOR или через SelectMAP). Конфигурационные цепи и цепочка отладки JTAG требуют особого внимания при разводке печатной платы — этим часто пренебрегают при высокоскоростной трассировке, что приводит к критическим сбоям при первом включении (bring-up).
Трассировка цепей конфигурации и отладки
- Подтягивающие резисторы на пинах режима (Mode Pin Pull-Ups/Downs): Режим загрузки FPGA определяется уровнями напряжения на определенных выводах во время подачи питания (power-up). Неправильные номиналы резисторов, их отсутствие или оставление выводов "висящими в воздухе" (floating) могут привести к тому, что FPGA войдет в незапланированный режим конфигурации. Пины выбора режима должны быть снабжены "сильными" подтягивающими к питанию или земле резисторами (обычно 4,7 кОм), расположенными не дальше 5 мм от ПЛИС, а не на конце длинной дорожки, которая может наловить помехи во время переходных процессов при включении.
- Разводка Flash-памяти конфигурации: Настройка по SPI с частотой до 108 МГц (режим x4 на Xilinx) требует использования трасс с контролируемым импедансом (impedance-controlled) между FPGA и чипом flash-памяти. Целостность тактового сигнала критически важна — "звон" (ringing) на линии SCK может вызвать двойное тактирование flash-памяти, что приведет к повреждению битового потока. Резистор последовательной терминации (Series termination, 33 Ом) должен устанавливаться на выводе тактового сигнала FPGA на расстоянии не более 5 мм от вывода.
- Целостность JTAG-цепочки (JTAG Chain Integrity): На платах с несколькими FPGA цепочка JTAG (TDI→TDO→TCK→TMS) должна быть тщательно спроектирована с использованием последовательной терминации (типично 33 Ом) рядом с драйвером, чтобы предотвратить отражения сигнала на частотах TCK до 66 МГц. Сигналы JTAG следует прокладывать во внутренних слоях для защиты от шума, с обязательным использованием сшивающих (ground stitching) переходных отверстий заземления при каждом переходе с одного слоя на другой.
- Последовательность подачи питания (Power Sequencing): Большинство ПЛИС требуют определенной последовательности подачи напряжений — обычно сначала VCCINT, затем VCCAUX, а после VCCO. Печатная плата должна обеспечивать работу схемы секвенсирования (микросхемы управления питанием или дискретного секвенсора) с должной развязкой (decoupling) и трассировкой сигналов разрешения (enable). Нарушение последовательности подачи питания может привести к тиристорному эффекту (latch-up) или повреждению ПЛИС.
От прототипа до серийного производства
Проекты на базе FPGA обычно проходят стадии прототипирования, пилотной партии и серийного производства. Приоритеты на каждой стадии различны, но применение одинаковых материалов и процессов на всех этапах позволяет избежать распространенной проблемы: когда конструкция успешно работает на платах прототипного качества, но дает сбои на серийных панелях с более жесткими допусками по Dk или другим финишным покрытием меди.
Поддержка проектов
- Прототип (Prototype): от 5 до 20 плат со сроком изготовления 7–10 дней. Применяются те же материалы и процессы, что и для серийного производства. До начала разводки проводится аудит структуры слоев (Stack-up review) и моделирование импеданса. Подготавливается отчет DFM, выявляющий потенциальные проблемы до выпуска опытного образца (first article).
- Опытное производство (Pilot Production): от 50 до 500 плат с официальной проверкой опытного образца (first article inspection), включающей измерение геометрических размеров, анализ микрошлифов (microsection analysis), данные рефлектометрии (TDR) по импедансу и верификацию глубины back-drill сверления. Осуществляется жесткая фиксация (Process parameter lock) параметров процесса для передачи в серийное производство.
- Крупносерийное производство (Volume Production): более 1000 плат в год с применением статистического контроля процессов (SPC) для отслеживания критических параметров (толщины меди, равномерности травления, импеданса, толщины гальванических покрытий). Оптимизируется загрузка производственных панелей (Panel utilization) и разрабатывается автоматизированная испытательная оснастка.
Запросите расчет модели структуры слоев (stack-up) и симуляцию импеданса для вашего проекта FPGA →
Часто задаваемые вопросы (FAQ)
Почему маршрутизация вывода контактов BGA (BGA escape routing) имеет такое критическое значение при проектировании плат для FPGA? Шаг (pitch) шариковых выводов корпуса BGA определяет общее количество слоев печатной платы, используемую технологию переходных отверстий и стоимость изготовления. Для корпусов с шагом 0,8 мм и менее классические сквозные переходные отверстия оказываются слишком крупными, что требует применения технологии HDI с созданием лазерных микроотверстий и последовательного наращивания слоев (sequential build-up) для успешного вывода всех сигналов из зоны посадочного места (footprint) BGA.
Как печатная плата (PCB) влияет на работу мультигигабитных трансиверов? На скоростях выше 28 Гбит/с вносимые потери (insertion loss), резонанс в ответвлениях переходных отверстий (via stub resonance) и шероховатость медных дорожек радикально снижают качество сигнала. Применение ламинатов со сверхнизкими потерями (например, Megtron 6), фольги с экстремально низким профилем шероховатости (HVLP) и удаление ответвлений (back-drilling) гарантируют, что характеристики канала передачи останутся в пределах возможностей эквалайзера приемника (equalization budget).
Какая стратегия развязки (decoupling) является оптимальной для цепей питания (PDN) ПЛИС? Эффективное построение PDN опирается на использование выделенных медных слоев питания (plane pairs) для формирования низкоиндуктивной высокочастотной емкости в сочетании с развязывающими конденсаторами, монтируемыми прямо под FPGA по технологии "отверстие в контактной площадке" (via-in-pad). Это сводит к минимуму индуктивность контура (loop inductance) и гарантирует соблюдение целевого импеданса в диапазоне от постоянного тока до 500 МГц.
Как решается проблема отвода тепла (heat management) на мощных платах с FPGA? FPGA с тепловыделением от 75 Вт требуют наличия массивов тепловых переходных отверстий (thermal via arrays), заполненных медью (copper-filled), расположенных под корпусом ПЛИС, чтобы отводить тепло на внутренние слои платы или на радиатор, закрепленный на обратной стороне. Для условиях с жесткими требованиями к кондуктивному охлаждению используются встроенные "медные монеты" (embedded copper coins), которые обеспечивают ультранизкое тепловое сопротивление непосредственно сквозь саму плату.