针对 BGA 扇出、电源完整性和多千兆位通道的 FPGA PCB 布局

FPGA PCB 设计，涵盖 BGA 扇出布线、多轨 PDN 构建、SERDES 通道损耗预算、DDR 内存布局和热过孔策略。

制造March 12, 20265 分钟

一颗 Xilinx VU13P 芯片采用 52.5 × 52.5 mm 封装，拥有 4,641 个 BGA 焊球。每个焊球都需要一条清晰的逃逸路径通向内部布线层，在 2 mm 范围内需要一个去耦电容，或者需要一个过孔连接到电源平面以在 0.85 V 的电源轨上提供 ±25.5 mV 容差范围内的电流。FPGA 的数据手册说明了硅片能做什么。而 PCB 则决定了它是否真的能做到——以及需要改版一次还是四次才能成功。

FPGA 开发板处于其他产品中鲜少交汇的三个工程学科的交叉点。BGA 扇出（逃逸）问题是一个受限于钻孔技术和层数经济性的几何难题。供电网络 (PDN) 则是一个从直流电到 500 MHz 均需要进行阻抗控制的电磁设计问题。收发器通道更是高达 14+ GHz 奈奎斯特频率的传输线工程。如果在这些方面的任何一个环节出错，性能并不会逐渐降低——而是会导致硬故障。一个位于 12 GHz 的过孔残桩谐振会使眼图完全闭合。一个在错误频率上的 PDN 反谐振会放大噪声而不是抑制噪声。一个位于 25 Gbps 差分对下方的地平面分割，其反射的能量足以破坏每一个数据位。

HILPCB 制造从 4 层评估平台到 64 层量产构建的 FPGA 板，包含用于 HDI 逃逸布线的顺序层压（Sequential Lamination）、公差达 ±5% 的阻抗控制，以及用于多千兆位收发器通道的背钻工艺（Back-drilling）。我们的制造能力涵盖了从 Lattice ECP5 评估板到 AMD Versal Premium 计算平台的全部复杂程度。

BGA 扇出：决定层数的关键决策

BGA 封装定义了下游的一切。层数、过孔技术、材料成本和制造交期都可以追溯到有多少焊球需要扇出以及间距是多少。如果在确定扇出策略之前就开始布局，当最终层数被证明是错误的时候，设计师将会浪费数周的努力。

依封装间距而定的扇出策略

1.0 mm 间距封装：使用 0.3 mm 钻孔和 0.5 mm 焊盘的通孔（Through-hole）进行狗骨式（Dog-bone）扇出。在相邻的过孔焊盘之间以 4/4 mil 的线宽/线距走一条线。最外侧两圈的 BGA 焊盘在顶层和底层信号层扇出。内部的行则通过过孔连接到内部信号层。一个 500 引脚的器件通常需要在 10-12 层上扇出。对于 1.0 mm 间距的 1500 引脚器件，则需要 14-16 层，并仔细规划过孔区域，以避免阻塞内部布线通道。
0.8 mm 间距封装：通孔过孔在焊盘之间占据了太多空间——根本没有足够的空间在标准钻孔尺寸的两个相邻过孔焊盘之间走线。HDI PCB 采用激光钻孔的微孔（直径 0.1 mm，直接落在 BGA 焊盘上），使得最内侧各行的信号扇出不会消耗内部布线空间。堆叠微孔（第 1 层→第 2 层，第 2 层→第 3 层）可让内部 BGA 焊球访问更深的布线层。
顺序层压（Sequential Build-Up）：HILPCB 支持多达四次的顺序层压循环。每个循环增加两层，并带有与下层连接的对准微孔——当超过 2,000 个 0.8 mm 间距的焊球需要完整的扇出布线时，这是必需的。顺序工艺使每个周期的制造交期增加 3-5 天，并使每个积层阶段的成本增加约 15-25%。
盘中孔结构（Via-in-Pad）：直接落在 BGA 焊盘上的微孔消除了狗骨式扇出的残桩（stubs），节省了布线空间，并降低了供电路径上的寄生电感。这些过孔必须进行填充和平面化处理，以呈现平坦的表面（共面度 <25 µm），从而形成可靠的 BGA 焊点。HILPCB 的铜填充盘中孔工艺可在多达 64 层的多层 PCB 上始终满足此规范。
扇出布线顺序：首先扇出电源和地引脚（它们连接到平面，而不是信号线）。接着扇出高速收发器差分对（它们需要最短、最干净的路径）。最后扇出通用 I/O——这些信号可以容忍较长的走线和层转换而不会降低性能。

针对 15 个以上电压轨的供电网络 (PDN)

一颗 Xilinx UltraScale+ 器件需要 VCCINT（40+ A 时为 0.85 V）、VCCBRAM（0.85 V）、VCCAUX（1.8 V）、多个 VCCO 存储区（1.2 V、1.5 V、1.8 V、2.5 V 或 3.3 V，取决于 I/O 标准）以及收发器电源——MGTAVCC（0.9 V）、MGTAVTT（1.2 V）、MGTVCCAUX（1.8 V）。这就是 10 到 15 个不同的电压轨，每个电压轨都有其自身的稳压、滤波和分配要求。

构建供电网络 (PDN)

专用平面层对：相邻层上用于 VCCINT 及其回路地的全铜平面。在 Dk 约为 4.2 且电介质间距为 4-mil 的情况下，平面对电容约为 25 pF/cm²——无需分立元件即可在 100 MHz 以上提供有效的去耦。这种层间电容是主要的高频旁路——它的响应速度比任何分立电容都快，因为没有安装电感。HILPCB 将介质厚度控制在 ±10% 以内（4-mil 目标的误差为 ±0.4 mil），以确保在生产中达到设计电容。
去耦电容策略：FPGA 供应商的电源完整性应用笔记通常规定在 BGA 封装面积内部署 200 个以上的电容——混合了 0201 和 0402 封装的 100 nF、1 µF 和 10 µF 电容。放置优先级：在板底进行盘中孔贴装，直接位于 BGA 电源焊球下方，可为芯片提供尽可能短的电流环路。每个电容的安装电感（通常为 0.3–0.8 nH，取决于焊盘几何形状和过孔结构）决定了其有效频率范围。从直流到 500 MHz，整个 PDN 的阻抗曲线必须在整个频率范围内保持在目标阻抗（Ztarget = Vcore × 纹波% / Imax_瞬态）之下。
IR Drop（红外压降）管理：在 0.85 V 电源轨、40 A 的情况下，即便是 VRM 输出端和 FPGA 芯片之间仅仅 5 mΩ 的直流电阻也会带来 200 mV 的压降——在考虑任何交流噪声之前，这就消耗了全部的电压容差预算。电源平面面积、稳压器输出与 FPGA 电源焊球区之间的过孔数量、铜厚（内层 1 oz，外层典型为 2 oz）以及平面形状（避免狭窄的瓶颈）都会影响直流电阻。HILPCB 提供均匀度在 ±10% 以内的铜厚，并针对关键电源平面几何形状提供来自测试试块（coupons）的电阻数据。
分割平面管理：I/O bank 电压（1.8 V、2.5 V、3.3 V）通常以分割平面的形式共享内部层，以节省层数。分割边界必须仔细规划——没有任何高速信号应跨越分割间隙，因为参考平面中的回流电流无法跨越间隙流动。它必须绕过分割边界，从而产生巨大的环路面积，导致 EMI 并降低信号完整性。在信号必须跨越不同电压域的地方，在交叉点处放置桥接电容（100 nF）以提供局部回流路径。
收发器电源隔离：MGT 收发器电源（MGTAVCC，MGTAVTT）需要专用的稳压——不可从主 VCCINT 平面抽头。收发器 PLL 上的电源噪声会直接调制恢复的时钟，表现为串行链路抖动的增加。应为收发器电源使用独立的 LDO 或具有 ≤1 mVrms 输出纹波（10 kHz–20 MHz）的专用开关稳压通道。

28+ Gbps 的收发器通道工程

AMD/Xilinx 器件上的 GTH 和 GTY 收发器，Intel Agilex 上的 GX——它们使用 NRZ 编码在每通道 12.5–32.75 Gbps 下运行。在 28 Gbps 时，奈奎斯特频率为 14 GHz。比特率的 5 次谐波延伸至 70 GHz。从 FPGA BGA 焊盘出发，经过过孔转换、电路板走线、再次过孔转换、到连接器或第二个器件的 PCB 通道，其插入损耗必须控制在接收器均衡能力范围内，并且在整个频段内的回波损耗需低于 -10 dB。

通道设计要求

低损耗层压板：在典型微带线几何结构下，在 10 GHz 时 Df 约为 0.020 的标准 FR-4 在 14 GHz 处会产生大约 1.0 dB/inch 的插入损耗。对于 6 英寸的走线，单单由于介质损耗就会损失 6 dB——加上导体损耗、过孔转换损耗和连接器损耗。28 Gbps NRZ 链路在奈奎斯特频率下的总通道预算通常为 15-20 dB。与标准 FR-4 相比，Megtron 6 (Df = 0.004) 或 Isola I-Speed (Df = 0.009) 可将介质损耗降低 3-5 倍，从而将 PCB 的这部分贡献控制在通道损耗预算分配额度内。其材料成本是标准 FR-4 的 3-5 倍，但不选用它将意味着得到一个无论怎么均衡都无法恢复的失效通道。
铜箔粗糙度：在 14 GHz 时，铜的趋肤深度约为 0.55 µm。标准电沉积铜箔的均方根粗糙度 (Rq) 为 1.5–2.0 µm——明显大于趋肤深度。电流在这些粗糙波峰上流动，其有效路径变长，从而使得导体损耗比理论光滑表面增加了 30–60%。Rq < 0.5 µm 的 HVLP（超低轮廓）铜箔可降低此额外损耗。HILPCB 提供 HVLP 铜箔选项，并可指定在收发器信号层上使用，而在非关键层上使用标准铜箔以控制成本。
背钻过孔残桩（Back-Drilling Via Stubs）：在 2.4 mm（93 mil）厚的电路板中，标准的通孔在信号层下方会留下过孔残桩（未使用的孔壁长度），它的作用就像未端接的传输线。60 mil 的残桩在 12 GHz 附近会产生四分之一波长谐振，在通道的插入损耗中产生一个深陷，从而在 28 Gbps 下使得眼图闭合。背钻可以去除未使用的孔壁，将残桩长度减少到 5-10 mil。HILPCB 的背钻工艺利用激光测量反馈的深度控制钻孔，将残桩长度控制在 ±5 mil。每个生产批次的横截面分析可验证残桩深度。
差分对布线准则：对内偏斜（Intra-pair skew） <5 ps（对应约 0.7 mm 走线长度不匹配）。多通道间的对间偏斜（Inter-pair skew） <10 ps。目标差分阻抗为 85 Ω 或 100 Ω——由 I/O 标准设定，而非设计师的偏好。走线几何形状（线宽、间距、至参考平面的介质厚度）必须在整条走线上保持不变——在层转换时若参考平面发生任何改变，都需要在信号过孔 0.5 mm 范围内放置接地缝合过孔，以保持返回路径的连续性。
过孔转换优化：从表面走线到内部层的过孔转换会引入寄生电感（标准通孔通常为 50-80 pH）和电容（从反焊盘（anti-pad）到周围接地铜层）。在信号过孔周围以同轴方式排列接地过孔——即在距信号过孔 0.5 mm 半径处放置 3-4 个接地过孔——可将转换电感降至 <30 pH，并在 14 GHz 处使回波损耗提高 3-5 dB。HILPCB 的 DFM 审查会针对通道的回波损耗预算来检查过孔转换的几何形状，并推荐最佳的反焊盘尺寸。

FPGA PCB

DDR 内存接口布线

大多数 FPGA 设计都包含 DDR4 或 DDR5 内存接口。2,400 MT/s（1,200 MHz 时钟）的 DDR4 要求地址/命令信号在每个字节组内的匹配误差为 ±5 ps，DQ 到 DQS 在每个字节通道内的匹配误差为 ±2.5 ps。DDR5 进一步收紧了这些要求，并增加了片上终端 (On-die termination) 的复杂性。

内存布局实践

内存放置策略：将内存器件尽可能靠近 FPGA 放置。每增加一英寸走线，在 DDR4 数据速率下约增加 150 ps 的传播延迟和 0.3 dB 的插入损耗。对于带有双 Rank 内存的 DDR4，拓扑结构（地址/命令使用 fly-by，数据使用 T-branch 或 fly-by）决定了最佳放置。HILPCB 的 DFM 审查会在布线开始前识别放置问题。
同层布线与一致的参考面：一个字节通道内的所有 DQ 信号必须在同一 PCB 层上布线，且参考同一地平面。在字节通道内进行层转换会引入偏斜（源于过孔延迟的不匹配）和阻抗不连续，而蛇形微调（serpentine tuning）无法完全补偿这些问题。如果层转换不可避免，该字节通道内的所有信号必须在同一位置进行转换。
电源隔离：VDDQ（DDR4 为 1.2 V，DDR5 为 1.1 V）需采用专用平面，在物理和电气上与 VCCINT 隔离开来。FPGA 核心开关噪声通过共享铜平面或共享过孔耦合到 VDDQ，会表现为与数据相关的误码。在 VDDQ 稳压器输出端使用铁氧体磁珠或 LC 滤波器可提供隔离。每个存储器件在其电源引脚 3 mm 范围内都会获得局部的 100 nF + 10 µF 去耦。
最小化蛇形调线（Serpentine Tuning Minimization）：等长匹配的蛇形线会增加插入损耗并消耗布线面积。应将内存放近并直接走线——微调只应为了补偿 1-3 mm 的残余不匹配，而不是去弥合 50 mm 的长度差。蛇形线振幅应 ≤ 走线宽度的 3 倍，以避免蛇形环路之间的自耦合，进而产生局部的阻抗不连续。
终端电阻的放置：DDR4 针对数据信号使用片上终端（ODT），但命令/地址信号可能使用外部终端。终端电阻排位于地址总线 fly-by 链的远端，靠近最后一个存储器件。将电阻放在最后一个器件之后——而不是器件之间——可以防止反射破坏中间存储位置的信号。

75+ 瓦特的热管理

一个充分利用的 Versal Premium 的功耗达到 75+ W。即使是中端的 Artix-7，如果采用没有外露散热焊盘的紧凑封装，也可能达到 5-10 W。PCB 不仅提供了机械安装平台，也是热路径中的关键要素。

热工程方法

热过孔阵列：在 FPGA 的外露散热焊盘下方——采用 0.3 mm 钻孔，1.0 mm 间距，且由铜填充。对于 1.6 mm 厚的电路板，一个拥有 100+ 过孔的典型阵列可提供约 10-15 °C/W 的热阻。由于孔壁中的空气间隙，空心（未填充）过孔的热阻要高出 2-3 倍。HILPCB 的铜填充过孔工艺可实现 <10% 的空洞率，这通过资格认证面板上的横截面进行验证。
内部平面热传导：电源和接地铜平面兼具双重功能——电能分配与横向热传导。1 oz 铜平面的热导率约为 390 W/m·K（相比之下，FR-4 基板的热导率为 0.3 W/m·K）。平面将热量从 FPGA 的封装足迹传导至电路板较冷的区域，随后热量可通过安装硬件或对流散发。
铜基座嵌入（Copper Coin Inserts）：对于传导冷却的应用（军事、航空航天、加固工业），HILPCB 会将加工好的铜块（铜币）压入在 FPGA 正下方直接在 PCB 层压板上铣出的空腔中。铜基座使穿过电路板的热阻低于 1 °C/W——这比标准过孔阵列好 10 倍。最高可用于 64 层的电路板。
散热器安装注意事项：用螺栓穿过电路板固定的大型散热器会施加机械力，如果在薄或柔性板上，会产生不均匀的压力分布。这会导致导热硅脂产生间隙并形成热点。具有 12 层及以上和多个铜平面的电路板能提供足够的机械刚度（在 10 N 点负载下挠度 >1 mm），从而均匀分布散热器夹持压力。与被动的卡扣式散热器相比，带有校准压缩的弹簧推针或螺丝安装散热器可提供更一致的接触压力。

配置、JTAG 与单板 Bring-Up

FPGA 在每次上电时都必须从外部存储器（SPI flash、BPI NOR 或通过 SelectMAP）进行配置。配置电路和 JTAG 调试链需要特定的 PCB 关注，这些在高速布局期间经常被忽视，但会导致关键的 Bring-Up 失败。

配置与调试布局

模式引脚的上拉/下拉：FPGA 的启动模式由上电期间特定引脚上的电压电平决定。不正确的电阻值、缺失电阻或引脚悬空可能导致 FPGA 进入意外的配置模式。模式引脚必须具有强的上拉或下拉电阻（通常为 4.7 kΩ），放置在距离 FPGA 5 mm 的范围内——而不是在可能会在上电瞬态期间拾取噪声的冗长走线末端。
配置 Flash 布线：高达 108 MHz 的 SPI 配置（Xilinx 上的 x4 模式）需要 FPGA 和 flash 器件之间阻抗受控的走线。时钟信号完整性至关重要——SCK 上的振铃可能会对 flash 产生双时钟，从而破坏比特流。FPGA 的时钟输出引脚需配备串联终端电阻（33 Ω），放置在距引脚 5 mm 范围内。
JTAG 链完整性：在多 FPGA 电路板中，必须仔细规划 JTAG 链（TDI→TDO→TCK→TMS），在驱动器附近串联端接电阻（典型为 33 Ω），以防止高达 66 MHz TCK 频率下的反射。为了抗噪，JTAG 信号应在内层走线，每次层转换处都要有过孔缝合地线。
上电时序：大多数 FPGA 需要特定的上电顺序——通常先是 VCCINT，然后是 VCCAUX，再是 VCCO。PCB 必须为时序电路（电源管理 IC 或分立时序控制器）提供足够去耦和使能信号布线的支持。不正确的时序可能导致闩锁效应（latch-up）或损坏 FPGA。

从原型到量产

FPGA 项目通常经历原型、试产和量产阶段。每个阶段有不同的优先级，但在所有阶段使用一致的材料和工艺可防止一种常见的问题：在原型级电路板上能正常工作的设计，在公差更严格或具有不同铜表面处理工艺的量产拼板上却出现故障。

项目支持

原型验证：5-20 块板，7-10 天交期。采用与量产相同的材料和工艺。布线前进行层叠审查和阻抗建模。出具 DFM 报告在首件前识别潜在问题。
小批量试产（Pilot Production）：50-500 块板，包含正式的首件检查（FAI）——尺寸测量、切片分析、阻抗 TDR 数据和背钻深度验证。锁定生产转移的工艺参数。
批量生产：每年 1,000+ 块板，并在关键参数（铜厚、蚀刻均匀性、阻抗、镀层厚度）上实施 SPC 监控。优化拼板利用率并开发自动化测试治具。

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常见问题解答

为什么 BGA 扇出（逃逸）布线在 FPGA PCB 设计中如此关键？ BGA 封装的焊球间距决定了整块 PCB 的层数、过孔技术和制造成本。对于 0.8 mm 及更小间距的封装，传统的通孔过孔太大，需要采用带有激光钻孔微孔和顺序层压（Sequential build-up）的 HDI 制造工艺，才能成功将所有信号引出 BGA 焊盘区域。

PCB 是如何影响多千兆位收发器性能的？ 在 28+ Gbps 速率下，插入损耗、过孔残桩谐振和走线表面粗糙度会极大地降低信号完整性。使用低损耗层压板（如 Megtron 6）、极低粗糙度 (HVLP) 铜箔以及对过孔残桩进行背钻处理，可确保传输通道满足接收器的均衡预算。

FPGA 供电网络 (PDN) 最好的去耦策略是什么？ 有效的 PDN 设计依赖于专用的铜平面对以提供低电感的高频电容，并结合直接安装在 FPGA 下方的盘中孔去耦电容。这样可以最小化环路电感，并确保从直流电到 500 MHz 均能满足目标阻抗。

大功率 FPGA 开发板的散热是如何管理的？ 功耗在 75+ W 以上的 FPGA 需要在封装下方设置热过孔阵列（并填充铜），以将热量传导至内部平面或位于底部的散热器。对于极端的传导散热环境，嵌入的铜基座（copper coins）可直接穿透电路板提供超低的热阻。