微带线 vs 带状线:如何选择 PCB 传输线结构

Q: 同样的介质距离,为什么 50 Ω 带状线比 50 Ω 微带线更细?

特性阻抗与单位长度电容成反比($Z_0 = \sqrt{L/C}$)。带状导体夹在上下两个参考面之间、且全部处于高介电常数介质中,同线宽下电容远高于"单参考面+上方空气"的微带。要把电容降回去恢复 $Z_0 = 50\ \Omega$,带状导体只能做窄(或加大双参考面间距)。

Q: 为什么微带的远端串扰(FEXT)比对称带状线高?

均匀介质的带状线里,相邻两线的电(容性)耦合与磁(感性)耦合比例相等,奇模偶模相速相同($v_{\text{odd}} = v_{\text{even}}$),理论上远端串扰相消。表层微带的电场线会 fringe 进板子上方空气,奇模场在空气中的能量占比高于偶模,造成速度差($v_{\text{odd}} > v_{\text{even}}$),在接收端累积成显著的 FEXT 脉冲。

Q: 阻焊对外层微带阻抗影响有多大?

在微带上盖标准 LPI 阻焊($15\text{--}30\ \mu\text{m}$ 厚,$\varepsilon_r \approx 3.3\text{--}3.8$),导体正上方的空气界面被更高介电常数材料替换,单端特性阻抗通常下降 $2\text{--}3\ \Omega$(差分阻抗降 $3\text{--}5\ \Omega$)。定线宽前的 2D 场求解模型必须包含它。

Q: 什么情况下带状线反而比微带差?

两种情形:(1)从顶面 SMD 焊盘下到浅内层带状,留下长通孔 stub,其四分之一波谐振在频谱上打出陷波;(2)层数受限的叠层把带状线压进超薄介质($<0.08\text{ mm}$),被迫用 $<0.10\text{ mm}$ 的窄线,其趋肤与铜粗糙度导体损耗超过省下的介质损耗。

从阻抗几何、有效介电常数、传播时延、远端串扰(FEXT)、过孔 stub 和叠层成本,对比微带与带状线的工程取舍。

技术October 30, 20264 分钟

微带(microstrip)与带状线(stripline)之间,不存在一条固定频率分界线说"过了某 GHz 就必须换结构"——真正要做的是叠层与通道架构的权衡:外层微带换面零过孔过渡、贴装直达,而内层带状线有均匀介质屏蔽和上下双参考面。

表层微带的一部分电磁场辐射进板子上方的空气和阻焊,内层带状线则被介质完整包裹、夹在两个参考面之间——这使两种结构在目标阻抗( $Z 0$ )所需线宽、传播时延( $t pd$ )、远端串扰(FEXT)、EMI 屏蔽与过孔 stub 反射上表现截然不同。

表层微带与对称带状线横截面对比:电场线分布、线宽与计算阻抗

1. 电磁物理:场束缚如何改变信号行为

跑叠层场求解器之前,先对比两种传输线横截面如何塑造电磁传播(见 TI KeyStone 硬件设计指南 SPRABI2D 附录 B和 Renesas/IDT 应用笔记 AN-1014):

工程维度	表层微带(外层)	对称/非对称带状线(内层)	实际设计影响
介质环境	非均匀: 下方基材( $ε r$ ),上方空气( $ε r = 1.0$ )与 LPI 阻焊( $ε r \approx 3.3--3.8$ )	均匀(或芯板+半固化片): 全被介质包裹、夹在双参考面之间	微带有效介电常数更低( $ε eff < ε r$ );带状线 $ε eff \approx ε r$
传播时延( $t pd$ )	更快(典型 FR-4/碳氢基材约 $5.4--6.0 ps/mm$ )	更慢(同介质约 $6.3--7.2 ps/mm$ )	总线跨微带与带状层布线时,绝不能按毫米等长——按皮秒飞行时间等长
远端串扰(FEXT)	FEXT 高: 奇模场更多走空气,奇偶模速度不等( $v odd \neq v even$ ),前向串扰累积	理想近零 FEXT: 均匀介质中容性/感性耦合匹配( $v odd \approx v even$ )	同等串扰预算下带状线允许更密的线间距(Renesas AN-1014)
$50 Ω$ 所需线宽(同最近参考面距离 $h$ )	更宽的线(单参考面单位宽度电容更低)	更窄的线(双参考面加倍耦合电容,需更细导体)	带状线提高单层布线密度,但更细的铜增大直流与趋肤损耗
阻焊敏感度	高: 表面阻焊使 $Z 0$ 降低约 $2--3 Ω$ ,并引入高 $\tanδ$ 介质损耗	零: 埋在内层,不受阻焊厚度波动与外部处理影响	$>10 GHz$ RF 发射段常用开窗(不盖阻焊)微带以规避阻焊损耗
过孔过渡与 stub	表贴直连零过渡: 顶面 SMD 脚间直接互连无需过孔	至少 2 个过孔: 信号须从 L1 焊盘打孔到内层再回接收端	带状线的通孔形成谐振开 stub,除非走深层带状或做背钻

2. 可复算几何对比:同线宽 vs 同 $50 Ω$ 目标

常见 layout 错误:走线拥塞清理时把一根 $50 Ω$ 线从 L1(微带)挪到 L3(带状),CAD 线宽却不动。我们用标准解析传输线方程做同几何对比,不依赖黑盒商业求解器:

微带模型: 准静态 Hammerstad–Jensen 方程(Qucs 技术文档,式 11.4、11.6、11.15–18)。
对称带状线模型: 精确 Cohn 完全椭圆积分形式( $K(k)/K(k')$ ),实现见 KiCad coupled_stripline.cpp 源码与 Polar Si6000b 技术附录。
受控输入: 两种结构最近参考面距离相同(微带 $h = 0.20 mm$ ;对称带状线层间距 $B = 2h = 0.40 mm$ ),统一 $ε r = 3.66$ (典型碳氢 RF 板材的设计 Dk,见 PCB 材料数据表阅读指南);理想零铜厚( $t = 0$ )、不盖阻焊、无损耗假设。

(下载并用标准 Python 3 运行 python calculate.py:calculate.py、calculated-results.csv 与公式说明。)

实验 1:线宽固定 $W = 0.300 mm$

同样的 $0.300 mm$ 线宽放在单参考面上方 $0.20 mm$ (微带)与双参考面正中 $0.20 mm$ (带状),加上参考面后单位长度电容增大,特性阻抗掉了 $21.0 Ω$ :

结构( $h nearest = 0.20 mm, ε r = 3.66$ )	线宽( $W$ )	计算 $Z 0$	有效介电常数( $ε eff$ )	工程结论
表层微带( $h = 0.20 mm$ ,上方空气)	$0.300 mm$	62.4 Ω	$2.768$	高于 $50 Ω$ 目标 $12.4 Ω$ ;需加宽导体
对称带状线( $B = 0.40 mm$ ,双参考面)	$0.300 mm$	41.4 Ω	$3.660$	低于目标 $8.6 Ω$ ;需收窄导体

实验 2:为 $50.0 Ω$ 反解线宽

分别对两式按 $Z 0 = 50.0 Ω$ 求线宽,得到导体宽度与传播时延( $t pd = \sqrtε eff /c$ )的取舍:

结构(按 $Z 0 = 50.0 Ω$ 设计)	所需线宽( $W 50Ω$ )	有效介电常数( $ε eff$ )	传播时延( $t pd$ )	100 mm 走线的延迟
表层微带( $h = 0.20 mm$ )	0.438 mm	2.858	5.64 ps/mm	564 ps
对称带状线( $B = 0.40 mm$ )	0.218 mm	3.660	6.38 ps/mm	638 ps(慢 $+74 ps$ )

三个可直接落地的 layout 结论:

线宽与铜损取舍: 相同 $0.20 mm$ 参考面距离下, $50 Ω$ 带状线( $0.218 mm$ )约为微带( $0.438 mm$ )一半宽。内层布线密度翻倍,但更窄的带状导体单位长度趋肤衰减更高——除非加大介质间距 $B$ 。
跨层飞行时间偏差: $100 mm$ 走线,内层带状信号比表层微带晚到 $74 ps$ ( $638$ vs $564 ps$ )。DDR 并行总线或时钟树跨内外层时,永远按**皮秒( $t pd$ )**而不是物理毫米调等长。
为什么量产叠层必须上 2D 场求解器: $t=0$ 闭式模型隔离出结构差异,但实际 PCB 还有梯形铜厚( $t = 18--70 μm$ )、微带表面阻焊、铜箔粗糙度( $R z$ ),以及偏置/双带状叠层中半固化片与芯板 Dk 的差异。别把微带算出的 $ε eff = 2.858$ 回填进 2D 求解器的体介质 Dk 输入——给求解器材料的体 Dk,几何效应交给求解器算。

3. 评估整条通道:过孔 stub、回流路径与插损

均匀传输线段只是布线决策的一半。把关键网络在微带和带状之间迁移前,先评估完整点对点通道:

短距离 RF/微波发射段(优先微带或接地共面波导): RF 收发芯片到顶面滤波器、功放、同轴/天线发射段(约 $10--40 mm$ )留在 L1,可完全消除两次过孔过渡与 stub。对 RF 走线做阻焊开窗还能去掉阻焊介质损耗。
密集多千兆 SerDes 与低抖动时钟(优先带状线+stub 控制): PCIe Gen 4/5/6、25G/56G/112G 以太网、DDR5 等长差分通道,外层被元件焊盘占满且有 FEXT 与 EMI 辐射时,走连续 GND 平面间内层带状腔能隔离信号——前提是每个信号过孔旁紧邻回流地缝合孔,并通过走深层带状(缩短 stub)或控深背钻消除长 PTH 过孔 stub。
偏置/双带状线: 高层数板为省平面层,把两层信号层夹在同一对参考面之间(双带状/偏置带状),走线会更强耦合到较近面( $h 1 < h 2$ )。相邻偏置带状层走线要正交(或保持 $\geq 3W$ 面对面间距),防止层间串扰。

4. 工程选型矩阵:什么时候用微带、什么时候用带状线

设计约束或通道要求	推荐结构	需核查的叠层与布局控制	何时否决或改方案
短 RF 前端,需要探针/调试可达、零过孔不连续	开窗表层微带(或接地共面波导)	下方 L2 连续地;RF 走线区阻焊开窗;ENIG/沉银镀层	顶面元件密集迫使多次换层、或有近距离并行走线时否决
高密度 SerDes/时钟/并行总线,要求低 FEXT 与 EMI 屏蔽	对称或偏置带状线	上下参考面连续;每个信号换层孔 $1--2 mm$ 内放地缝合孔	PTH 残留 stub 超过 Nyquist/谐波带宽下约 $λ/(4--10)$ 时,否决或改背钻/盲微孔
成本受限 4 层板(`Sig-GND-PWR-Sig`)	L1/L4 盖阻焊微带	L1 参考 L2 `GND`;L4 若参考 L3 `PWR`,换层处放高频去耦	高速差分对跨越 L3 电源层分割、无连续回流参考时避免
长背板/服务器主板链路,插损预算紧( $S 21$ )	低损耗板材宽导体带状线(Megtron 6 / Isola / Rogers 类)	加大介质间距 $B$ ,使 $50/100 Ω$ 线宽保持 $0.18--0.25 mm$ 以降低趋肤铜损;指定 HVLP/VLP 铜箔	若层数约束把带状线压进超薄介质( $<0.08 mm$ )迫使线宽 $<0.10 mm$ ,导体损耗可能反超微带,别默认带状线总损耗更低

5. 叠层与阻抗表如何移交制造

拓扑和层归属定下来后,按阻抗板设计审核清单锁定制造规格。PCB 制造询价时附:

拟定叠层与材料等级: 芯板/半固化片厚度、铜厚(外层镀铜 vs 内层基铜)、目标板材系列(常规高 Tg FR-4、中损耗、低损耗或 RF 混压)。
完整阻抗汇总表: 逐层列结构(Coated Microstrip、Uncoated Microstrip、Symmetric Stripline、Offset Stripline、Coplanar)、单端/差分目标( $Ω \pm %$ )、参考层编号与 CAD 线宽线距。
CAM 线宽调整窗口: 明确板厂 CAM 是否允许为匹配实际压合介质厚度与蚀刻因子调整阻抗线宽 $\pm 10--15%$ ,还是改铜宽前必须提交叠层 EQ。

HILPCB 的信号完整性与 CAM 团队对每一款多层板、高速板与 Rogers 射频板用 2D 场求解建模,并与量产压合数据关联——提供 ±5% TDR 阻抗控制、**控深背钻(残留 stub $<10 mil$ )**与最高 40 GHz 抽样 VNA 测试。提交报价上传 Gerber/ODB++ 与叠层表,做工程阻抗审核。

常见问题

同样的介质距离,为什么 50 Ω 带状线比 50 Ω 微带线更细?

特性阻抗与单位长度电容成反比( $Z 0 = \sqrtL/C$ )。带状导体夹在上下两个参考面之间、且全部处于高介电常数介质中,同线宽下电容远高于"单参考面+上方空气"的微带。要把电容降回去恢复 $Z 0 = 50 Ω$ ,带状导体只能做窄(或加大双参考面间距)。

为什么微带的远端串扰(FEXT)比对称带状线高?

均匀介质的带状线里,相邻两线的电(容性)耦合与磁(感性)耦合比例相等,奇模偶模相速相同( $v odd = v even$ ),理论上远端串扰相消。表层微带的电场线会 fringe 进板子上方空气,奇模场在空气中的能量占比高于偶模,造成速度差( $v odd > v even$ ),在接收端累积成显著的 FEXT 脉冲。

阻焊对外层微带阻抗影响有多大?

在微带上盖标准 LPI 阻焊( $15--30 μm$ 厚, $ε r \approx 3.3--3.8$ ),导体正上方的空气界面被更高介电常数材料替换,单端特性阻抗通常下降 $2--3 Ω$ (差分阻抗降 $3--5 Ω$ )。定线宽前的 2D 场求解模型必须包含它。

什么情况下带状线反而比微带差?

两种情形:(1)从顶面 SMD 焊盘下到浅内层带状,留下长通孔 stub,其四分之一波谐振在频谱上打出陷波;(2)层数受限的叠层把带状线压进超薄介质( $<0.08 mm$ ),被迫用 $<0.10 mm$ 的窄线,其趋肤与铜粗糙度导体损耗超过省下的介质损耗。