Bei einer 16-Lagen-Leiterplatte reicht es nicht mehr aus, ausschließlich Leiterbahnimpedanzen und schnelle Signale zu beherrschen. Ab dieser Komplexitätsklasse wird die Auslegung des Stromversorgungsnetzes, des sogenannten PDN, ebenso entscheidend wie die Signalintegrität. Leistungsfähige Prozessoren, FPGAs und SoCs benötigen heute häufig insgesamt 50-200A, verteilt auf 8-12 unterschiedliche Versorgungsspannungen. Gleichzeitig müssen mehrere hundert schnelle Signale zuverlässig durch denselben Lagenaufbau geführt werden.
Damit die Versorgungsspannungen auch bei schnellen Lastwechseln stabil und störungsarm bleiben, müssen Versorgungslagen, Kupferstärken, Massebezüge und Entkopplung von Anfang an gemeinsam betrachtet werden. Die PDN-Architektur darf deshalb nicht erst nach Abschluss des Routings optimiert werden. Sie gehört bereits in die Definition des Stack-ups und muss mit derselben Genauigkeit geplant werden wie die Impedanzführung.
Bevor Kupferstärken und die Aufteilung der Versorgungslagen verbindlich festgelegt werden, empfiehlt sich bei leistungsdichten Baugruppen eine gemeinsame Prüfung der Fertigungsgrenzen für Starkkupfer-Leiterplatten sowie der thermischen und mechanischen Stabilität von High-Tg-Leiterplattenmaterialien.
16 Lagen werden jedoch keineswegs nur wegen hoher Ströme eingesetzt. Typische Anwendungen reichen von FPGA-basierten Signalverarbeitungssystemen und Motorsteuerungen für Elektrofahrzeuge bis zu digitalen Einheiten für Telekommunikations-Basisstationen und hochzuverlässigen industriellen Steuerungen. Je nach Anwendung kann der gesamte Aufbau mit 1oz Kupfer realisiert werden oder gezielt Starkkupfer mit 2-4oz auf ausgewählten Versorgungslagen enthalten. Ebenso sind reine FR-4-Aufbauten möglich wie hybride Konstruktionen, bei denen verlustarme Hochfrequenzmaterialien nur für besonders schnelle Signallagen eingesetzt werden.
Dieser Leitfaden betrachtet die Fertigung von 16-Lagen-Leiterplatten deshalb schwerpunktmäßig aus Sicht der Versorgungsintegrität. Genau hier liegt einer der wesentlichen Unterschiede zu einfacheren Multilayer-Aufbauten. Gleichzeitig werden Werkstoffe, Via-Konzepte, thermische Maßnahmen und Fertigungsprozesse behandelt, die unabhängig von der konkreten Anwendung relevant sind. Vor der Freigabe müssen diese Entscheidungen in der Praxis stets mit den allgemeinen Randbedingungen für Multilayer-Leiterplatten abgeglichen werden.
Leistungselektronik-Entwickler in Deutschland, Texas und Ontario nutzen die Starkkupfer-Prozesskompetenz von HILPCB unter anderem für Leiterplatten von EV-Wechselrichtern und industriellen Motorantrieben, bei denen eine hohe und reproduzierbare Stromtragfähigkeit unmittelbar funktionsentscheidend ist.
HILPCB-Fertigungsmöglichkeiten: Wir fertigen 16-Lagen-Leiterplatten mit gemischten Innenlagen-Kupferstärken von 0.5oz bis 4oz, kontrollierten Impedanzen mit ±8% Toleranz sowie PDN-optimierten Stack-ups für Baugruppen mit mehr als 10 Spannungsdomänen – vom Express-Prototyp bis zur Serienfertigung.
Inhalt dieses Leitfadens
- Warum 16 Lagen: der Wendepunkt bei der Stromverteilung
- Stack-up-Architektur für hohe Versorgungsintegrität
- Mehrspannungs-Power-Planes und Aufteilung in Kupferinseln
- Starkkupfer auf Innenlagen: Fertigungsprozess und Designregeln
- Entkopplungsstrategie und PDN-Via-Auslegung
- Wärmemanagement über den Leiterplattenaufbau
- Laminiertechnik bei unterschiedlichen Kupferstärken
- Materialauswahl für 16-Lagen-Leiterplatten
- 16-Lagen-HDI, Starrflex und Sonderaufbauten
- Engineering-Unterstützung für leistungskritische Designs bei HILPCB
Warum 16 Lagen: der Wendepunkt bei der Stromverteilung
Moderne Hochleistungs-ICs stellen deutlich höhere Anforderungen an die Stromversorgung als frühere Bauteilgenerationen. Ein großes FPGA der Klasse Xilinx UltraScale+ oder Intel Agilex kann beispielsweise getrennte Versorgungsschienen für die Kernlogik mit 0.72-0.85V bei 30-60A, mehrere I/O-Bänke mit 1.2V, 1.8V, 2.5V und 3.3V bei jeweils 5-15A, eine Hilfsversorgung mit 1.8V bei 2-5A, Transceiver mit 0.9V bei 10-20A sowie eine Konfigurationsversorgung mit 3.3V bei 1-2A benötigen. Damit entstehen allein an einem einzigen IC bereits 8-10 voneinander getrennte Spannungsdomänen.
Kommen DDR-Speicher, Netzwerkprozessor, Ethernet-PHYs und zusätzliche Schnittstellen hinzu, steigt die Zahl der Versorgungsschienen schnell auf mehr als 12. Gleichzeitig kann der Gesamtstrom 200A erreichen. Bei einer 12-Lagen-Leiterplatte stehen häufig lediglich 2-3 reine Versorgungslagen zur Verfügung. Die Folge sind stark fragmentierte Power-Planes, deren Unterteilung die PDN-Impedanz verschlechtert. Ein 16-Lagen-Aufbau ermöglicht dagegen typischerweise 5-6 dedizierte Versorgungslagen. Stark belastete Spannungen können dadurch eine vollständige, ununterbrochene Fläche oder zumindest deutlich größere Kupferbereiche erhalten.
Stack-up-Architektur für hohe Versorgungsintegrität
Ein leistungsoptimierter 16-Lagen-Aufbau sollte eng gekoppelte Masse-/Versorgungslagen für verteilte Entkopplung, ausreichend dicke Kupferlagen zur Senkung des Gleichstromwiderstands sowie genügend Signallagen für sämtliche schnellen Schnittstellen kombinieren.
Leistungsoptimierter 16-Lagen-Stack-up
| Lage | Funktion | Kupferstärke | Hinweise |
|---|---|---|---|
| L1 | Signal (Oberseite) | 1oz | Bauteilseite |
| L2 | Massefläche | 1oz | Durchgehende Referenz |
| L3 | Signal | 0.5oz | Hochgeschwindigkeits-Routing |
| L4 | Versorgungslage (VDD Core) | 2oz | Hochstromversorgung des FPGA-Kerns |
| L5 | Massefläche | 2oz | PDN-Paar mit L4 |
| L6 | Signal | 0.5oz | Hochgeschwindigkeits-Routing |
| L7 | Versorgungslage (VDD I/O) | 1oz | I/O-Versorgungsschienen |
| L8 | Massefläche | 1oz | Zentrale Referenz |
| L9 | Massefläche | 1oz | Zentrale Referenz |
| L10 | Versorgungslage (VDD Trans) | 1oz | Transceiver-Versorgung |
| L11 | Signal | 0.5oz | Allgemeines Routing |
| L12 | Massefläche | 2oz | PDN-Paar mit L13 |
| L13 | Versorgungslage (Sekundär) | 2oz | 3.3V-, 5V-Schienen |
| L14 | Signal | 0.5oz | Allgemeines Routing |
| L15 | Massefläche | 1oz | Durchgehende Referenz |
| L16 | Signal (Unterseite) | 1oz | Bauteilseite |
Besonders wichtig sind die eng gekoppelten Versorgungs-/Massepaare L4-L5 und L12-L13. Liegt zwischen beiden Kupferflächen nur ein dünnes Dielektrikum von 2-3mil, entsteht ein Plattenkondensator mit verteilter Kapazität. Typische Werte liegen bei 200-400pF/cm². Diese flächige Kapazität unterstützt die Hochfrequenzentkopplung in Bereichen, in denen diskrete Kondensatoren oberhalb von 500MHz aufgrund ihrer parasitären Induktivitäten nur noch eingeschränkt wirksam sind.
Die beiden zentralen Masseflächen L8 und L9 erfüllen mehrere Aufgaben gleichzeitig. Sie wirken als elektromagnetische Barriere zwischen oberem und unterem Leiterplattenbereich, stellen bei Lagenwechseln einen niederimpedanten Rückstrompfad bereit und verbessern zugleich die mechanische Symmetrie. Gerade bei vergleichsweise dicken 16-Lagen-Leiterplatten ist diese Symmetrie für die Beherrschung von Verzug entscheidend.
Mehrspannungs-Power-Planes und Aufteilung in Kupferinseln
Bei 8-12 Versorgungsspannungen, aber nur 4-6 verfügbaren Versorgungslagen, lassen sich nicht sämtliche Spannungsdomänen jeweils auf einer eigenen Lage unterbringen. Deshalb müssen einzelne Power-Planes häufig in voneinander isolierte Kupferinseln aufgeteilt werden.
Regeln für die Aufteilung von Versorgungslagen
- Mindestbreite einer Kupferinsel: 50mil (1.27mm) für ausreichende Stromtragfähigkeit und reproduzierbares Ätzen
- Abstand zwischen Kupferinseln: mindestens 20mil (0.5mm) im Standardprozess, 15mil bei erweiterten Fertigungsmöglichkeiten
- Isolationsprüfung: Der Hersteller muss sicherstellen, dass die einzelnen Bereiche vollständig getrennt sind und weder Kupferreste noch galvanische Artefakte die Isolationsabstände überbrücken
Strategie zur Zuordnung der Versorgungsspannungen
Die verfügbare Kupferfläche sollte nach Strombedarf verteilt werden. Versorgungsschienen oberhalb von 20A erhalten idealerweise eine vollständige Lage aus 2oz oder 3oz Kupfer. Eine FPGA-Kernspannung mit 30-60A sollte daher nicht mit mehreren anderen Spannungen um dieselbe Fläche konkurrieren, sondern auf einer eigenen Power-Plane geführt werden.
Mittlere Ströme von 5-20A lassen sich als getrennte Kupferinseln auf einer gemeinsamen Lage unterbringen. Voraussetzung ist eine ausreichend große Kupferfläche. Als Zielwerte gelten Stromdichten unter 15A/mm² bei 1oz und unter 30A/mm² bei 2oz. Versorgungsschienen unter 5A können dagegen als breite Leiterbahnen von 20-50mil auf Signallagen geführt werden. Dadurch bleiben die wertvollen Power-Planes für stärker belastete Spannungsdomänen verfügbar.
Entscheidende Regel: keine Signale über Trennstellen
Signalleiterbahnen dürfen niemals direkt oberhalb oder unterhalb der Trennlinie einer aufgeteilten Versorgungslage geführt werden. An dieser Stelle fehlt dem Rückstrom ein geschlossener Referenzpfad. Die Trennung wirkt dann wie eine Schlitzantenne, erhöht die Abstrahlung und verschlechtert die Signalintegrität deutlich. Bei 16-Lagen-Aufbauten sollten Signallagen neben geteilten Versorgungslagen deshalb nur solche Leitungen führen, deren gesamter Verlauf über derselben Kupferinsel bleibt.
Mikroschliff einer 16-Lagen-Leiterplatte mit 2oz-Starkkupfer auf den Versorgungslagen und vollständig mit Prepreg-Harz gefüllten Bereichen zwischen den Kupferstrukturen. Eine lückenlose Harzfüllung verhindert dielektrische Hohlräume, die Spannungsfestigkeit und Langzeitzuverlässigkeit bei Temperaturwechseln beeinträchtigen könnten. Für leistungsdichte Leiterplatten in Elektrofahrzeugen, industriellen Motorantrieben und Telekommunikationssystemen ist diese Prozesskontrolle besonders relevant.
Starkkupfer auf Innenlagen: Fertigungsprozess und Designregeln
Werden 2oz oder 3oz Kupfer auf Innenlagen eines 16-Lagen-Aufbaus eingesetzt, kann nicht mit denselben Prozessparametern gearbeitet werden wie bei einer Standardkonstruktion mit durchgehend 1oz.
Einfluss des Ätzens auf die Strukturgrößen
Dickeres Kupfer benötigt eine längere Ätzzeit. Dadurch nimmt die seitliche Unterätzung zu. Mindestleiterbreite und Mindestabstand müssen deshalb abhängig von der jeweiligen Kupferstärke definiert werden:
| Kupferstärke | Dicke | Min. Leiterbahnbreite | Min. Abstand | Seitliche Unterätzung |
|---|---|---|---|---|
| 0.5oz | 17.5μm | 3mil | 3mil | ~12μm/Seite |
| 1oz | 35μm | 3.5mil | 3.5mil | ~15μm/Seite |
| 2oz | 70μm | 5mil | 5mil | ~25μm/Seite |
| 3oz | 105μm | 6mil | 6mil | ~35μm/Seite |
| 4oz | 140μm | 8mil | 8mil | ~45μm/Seite |
Anforderungen an die Harzfüllung des Prepregs
Starkkupfer erzeugt nach dem Ätzen deutlich tiefere Strukturen, die während des Laminierens vollständig mit Harz gefüllt werden müssen. Bei 2oz Kupfer entstehen beispielsweise 70μm tiefe Bereiche zwischen den Kupferflächen. Dafür wird erheblich mehr Harz benötigt als bei einer 1oz-Innenlage.
Der Leiterplattenhersteller wählt deshalb Prepreg mit hohem Harzanteil, beispielsweise Glasgewebe 7628 mit 50-60% Harzgehalt. Bleiben Zwischenräume unvollständig gefüllt, können Lufteinschlüsse entstehen. Solche Hohlräume reduzieren die Spannungsfestigkeit und begünstigen bei wiederholten Temperaturzyklen Delaminationen.
Entkopplungsstrategie und PDN-Via-Auslegung
Ein leistungsfähiges PDN einer 16-Lagen-Leiterplatte kombiniert die verteilte Kapazität eng gekoppelter Power-/Ground-Planes mit gezielt positionierten diskreten Entkopplungskondensatoren. Ebenso wichtig ist deren Anbindung über Via-Strukturen mit möglichst geringer Induktivität.
Frequenzabhängige Entkopplung
- Stützkondensatoren (100-470μF, Elektrolyt/Tantal): Innerhalb von 25mm zu Hochstrom-ICs für den Bereich 10kHz-1MHz. Je Pad sind 4-8 Vias vorzusehen.
- Mittlerer Frequenzbereich (1-10μF MLCC, 0402/0603): Innerhalb von 10mm für 1-100MHz. Mindestens 2 Vias pro Pad verwenden.
- Hochfrequenzbereich (10-100nF MLCC, 0201/0402): Direkt unter BGA-Gehäusen auf der Leiterplattenunterseite für 100MHz-1GHz. Hier entscheidet vor allem die Via-Geometrie; die gesamte Schleifeninduktivität muss so gering wie möglich bleiben.
PDN-Vias mit geringer Induktivität
Ein einzelnes durchkontaktiertes Via besitzt ungefähr 0.5-1nH Induktivität. Bei 500MHz entspricht dies bereits einer Impedanz von 1.5-3Ω und liegt damit weit oberhalb der typischen PDN-Zielwerte im Milliohm-Bereich.
Abhilfe schaffen mehrere parallel geschaltete Vias. Werden beispielsweise 4-6 Vias für eine Versorgungs- oder Masseverbindung eingesetzt, reduziert sich die resultierende Induktivität näherungsweise entsprechend der Beziehung L/N. Zusätzlich sollten Versorgungs- und Massevias unmittelbar nebeneinander angeordnet werden, damit die Stromschleifenfläche klein bleibt. Blind Vias können die Bauteillage direkt mit der relevanten Versorgungslage verbinden und vermeiden dadurch unnötige Via-Stubs.
Thermische Via-Felder
ICs mit freiliegendem Wärme-Pad werden häufig über thermische Via-Felder an die Innenlagen angebunden. Typisch sind Vias mit 0.3mm Durchmesser bei 1.0-1.2mm Raster, die mit nichtleitendem Epoxidharz gefüllt und anschließend abgedeckt werden. So kann Wärme von der Bauteilfläche in große Kupferlagen übertragen werden.
Mit 2oz starken Innenlagen verdoppelt sich die Fähigkeit zur Wärmeverteilung gegenüber 1oz. Bei besonders hohen Verlustleistungen von mehr als 10W pro Bauteil können eingebettete Kupferkörper oder eine Metallkern-Integration einen noch direkteren thermischen Pfad schaffen.
Wärmemanagement über den Leiterplattenaufbau
Eine 16-Lagen-Leiterplatte mit hoher Leistungsdichte und Starkkupfer erzeugt und verteilt beträchtliche Wärmemengen innerhalb des eigentlichen Aufbaus. Jede großflächige Kupferlage dient dabei als seitlicher Wärmeverteiler. Kupfer besitzt eine Wärmeleitfähigkeit von 385 W/mK und liegt damit ungefähr um den Faktor 1000 über dem FR-4-Dielektrikum mit 0.3 W/mK. Bei 2oz starken Kupferflächen verdoppelt sich die thermische Querverteilung gegenüber 1oz.
Für besonders anspruchsvolle thermische Anwendungen lässt sich ein 16-Lagen-Aufbau zusätzlich mit einem Aluminium- oder Kupfer-Metallkern im Zentrum ausführen. Auf beiden Seiten werden die starren Leiterplattenlagen mit wärmeleitfähigem Dielektrikum aufgebaut. Der Kern bleibt elektrisch isoliert, verteilt die Wärme jedoch wesentlich wirksamer über die Leiterplattenfläche als reine Kupfer-Power-Planes.
Laminiertechnik bei unterschiedlichen Kupferstärken
Gemischte Kupferstärken erfordern angepasste Pressparameter:
- Temperaturanstieg: 1.5-2.0°C/min statt der üblichen 2.5-3.0°C/min, damit das Harz vor der Gelierung ausreichend fließen kann
- Anfangsdruck: 350-500 PSI statt üblicher 300-400 PSI, um das Harz zuverlässig in tiefe Kupferzwischenräume zu pressen
- Aushärtezeit: 120-150 Minuten statt der üblichen 90 Minuten für eine vollständige Vernetzung
Die unterschiedlichen Kupferstärken müssen außerdem möglichst symmetrisch zur Mitte des Stack-ups verteilt werden. Ist beispielsweise L4 mit 2oz ausgeführt, sollte auch L13 2oz besitzen. Eine asymmetrische Verteilung führt beim Abkühlen zu ungleichen mechanischen Spannungen und kann Verzug der Leiterplatte verursachen.
Materialauswahl für 16-Lagen-Leiterplatten
FR-4-Materialklassen
Für 16-Lagen-Leiterplatten ist High-Tg-FR-4 mit Tg ≥170°C zwingend empfehlenswert. Lange Laminierzyklen und die mehrfachen Reflow-Temperaturbelastungen während der Baugruppenfertigung erzeugen thermische Beanspruchungen, für die Standard-FR-4 nicht ausreichend zuverlässig ausgelegt ist. Häufig eingesetzte Materialien sind ITEQ IT-180A, Isola 370HR und Shengyi S1000-2.
Hybride Material-Stack-ups
Bei 16-Lagen-Designs mit schnellen seriellen Schnittstellen wie PCIe Gen 4/5 oder 25GbE können die betreffenden Signallagen mit verlustarmen Dielektrika wie Megtron 4/6 oder I-Speed aufgebaut werden. Versorgungslagen, Masseflächen und weniger kritische Bereiche bleiben gleichzeitig auf Standard-FR-4.
Gegenüber einem vollständigen Aufbau aus verlustarmem Material lassen sich mit diesem Hybridkonzept die Materialkosten um 30-40% reduzieren, ohne für die kritischen Hochgeschwindigkeitskanäle auf die erforderlichen elektrischen Eigenschaften zu verzichten.
Halogenfreie und automobiltaugliche Materialien
In Anwendungen der Automobilindustrie nach IATF 16949 werden zunehmend halogenfreie High-Tg-Materialien spezifiziert. Diese Werkstoffe benötigen typischerweise 5-10% höheren Laminierdruck sowie angepasste Bohrparameter.
Impedanzkontrolle bei leistungsdichten 16-Lagen-Leiterplatten
Starkkupfer beeinflusst nicht nur die Stromtragfähigkeit, sondern auch die Signalintegrität. Die große Kupferdicke einer Versorgungslage verändert den tatsächlich verbleibenden Dielektrikumsabstand zur benachbarten Signallage und damit unmittelbar deren charakteristische Impedanz.
Liegt beispielsweise zwischen einer Signallage und einer 2oz-Power-Plane nominell ein 4mil starkes Prepreg, kann die reale gepresste Dielektrikumsdicke nur noch 3-3.5mil betragen. Der Grund: Ein Teil des Harzes füllt die 70μm hohen beziehungsweise tiefen Kupferstrukturen der Starkkupferlage.
Kompensation des Starkkupfer-Einflusses
Für die Impedanzsimulation darf deshalb nicht einfach die nominelle Prepreg-Dicke verwendet werden. Entscheidend ist die tatsächliche Dielektrikumsdicke nach dem Pressprozess. Bei der DFM-Prüfung modelliert HILPCB die Harzfüllung im Umfeld der Starkkupferstrukturen und bestimmt daraus die effektive Dicke für jedes relevante Lagenpaar. Ohne diese Korrektur können die realen Impedanzwerte auf benachbarten Signallagen um 5-10% niedriger ausfallen als ursprünglich berechnet.
Typische Impedanzziele bei 16 Lagen
| Schnittstelle | Zielwert | Lagenzuordnung |
|---|---|---|
| DDR4/DDR5 DQ | 40Ω SE / 80Ω diff | L3 oder L14 |
| PCIe Gen 4/5 | 85Ω differentiell | L6 oder L11 |
| USB 3.x / USB4 | 90Ω differentiell | L6 oder L11 |
| Gigabit Ethernet | 100Ω differentiell | L14 |
| LVDS / HDMI | 100Ω differentiell | Beliebige Stripline-Lage |
| Allgemeine I/O | 50Ω SE | L1 oder L16 |
DFM-Regeln für leistungsdichte 16-Lagen-Designs
Designregeln für Versorgungslagen
- Berechnung des Spannungsabfalls: Bei Hochstromflächen über 20A müssen Kupferfläche und Kupferstärke so dimensioniert werden, dass der Spannungsabfall vom VRM-Ausgang bis zum am weitesten entfernten Versorgungspin des ICs unter 5% bleibt. Für 2oz Kupfer sollte die Stromdichte zwischen Versorgungslagen ≤30A/mm² betragen.
- Abstand geteilter Power-Planes: Zwischen Kupferinseln mit unterschiedlichen Potentialen sind ≥20mil Abstand einzuhalten. Zwischen Hochspannungsinseln ab ≥12V und Niederspannungsbereichen sollten zusätzlich Schutzleiterbahnen mit Masseanschluss vorgesehen werden.
- Thermische Entlastung an Vias: Durchkontaktierte Vias, die an Power-Planes angeschlossen sind, benötigen thermische Entlastungspads mit 4 Speichen und 10mil Speichenbreite, damit beim Löten genügend Wärme am Anschluss verbleibt. Direkte Vollflächenanschlüsse an Versorgungslagen erschweren Handlötung und Nacharbeit erheblich.
Routing-Regeln für Leiterplatten mit Starkkupfer
- Schnelle Signale an 1oz- statt 2oz-Referenzflächen führen: Das stärkere Höhenprofil von 2oz-Kupfer erhöht aufgrund von Schwankungen des Ätzprofils die Impedanzunsicherheit. Hochgeschwindigkeitslagen sollten deshalb möglichst neben Masseflächen mit Standardkupferstärke liegen.
- Rückbohren bei leistungsdichten Leiterplatten: Teilen sich Leistungs-Vias mit größeren Bohrungen von 0.4-0.5mm und Signal-Vias mit 0.2-0.3mm denselben Bereich, sollten nur die Signal-Vias rückgebohrt werden. Leistungs-Vias verursachen in den relevanten Frequenzbereichen keine vergleichbaren Resonanzprobleme.
- Position der Entkopplungs-Vias: Vias von Entkopplungskondensatoren müssen so dicht an den Versorgungspins eines ICs liegen, wie es das BGA-Raster zulässt. Bei BGAs mit 0.8mm Raster können blinde Mikrovias die Entkopplung anbinden, ohne den Bereich unter dem Gehäuse mit Durchkontaktierungen zu überfüllen.
Prüfung und Verifikation von 16-Lagen-Leiterplatten
Elektrische Prüfung
Eine 100%ige Prüfung auf Durchgang und Isolation ist zwingend erforderlich. Bei 16-Lagen-Leiterplatten mit gemischten Kupferstärken müssen die elektrischen Prüfadapter außerdem auf die größere Gesamtdicke der Leiterplatte ausgelegt sein, die typischerweise 2.0-2.8mm beträgt.
Impedanzprüfung
Pro Fertigungspanel werden TDR-Messungen an 6-8 Impedanzstrukturen durchgeführt, damit jede einzigartige Lagenkombination geprüft werden kann. Bei leistungsdichten Designs kommen zusätzliche Impedanzmessungen an Durchkontaktierungen hinzu, um zu bestätigen, dass die Induktivität der PDN-Vias innerhalb der Spezifikation liegt.
Thermische Zuverlässigkeit
IST-Prüfkörper (Interconnect Stress Test) bewerten die Zuverlässigkeit von Durchkontaktierungen, die den gesamten 16-Lagen-Aufbau durchlaufen. Bei 2.0-2.8mm Leiterplattendicke und einem Aspektverhältnis von 7-10:1 müssen diese Vias auch bei gemischten Kupferstärken mehr als 200 Temperaturzyklen überstehen.
Via-Hülsen in Starkkupfer-Aufbauten sind aufgrund der unterschiedlichen Wärmeausdehnungskoeffizienten höheren mechanischen Belastungen ausgesetzt als in Standardkonstruktionen. Die IST-Prüfung dient deshalb als wesentlicher Nachweis für die langfristige Zuverlässigkeit der vertikalen Verbindungen.
16-Lagen-HDI, Starrflex und Sonderaufbauten
HDI mit 16 Lagen
16-Lagen-Designs mit dicht gepackten BGA-Gehäusen im 0.5mm Raster benötigen für die Signalausführung häufig Blind Vias. Ein 1+14+1-Aufbau ergänzt lasergebohrte Mikrovias zwischen L1-L2 sowie L15-L16. Dadurch werden die inneren Routingkanäle unter den Bauteilflächen entlastet und stehen für zusätzliche Signale zur Verfügung.
16-Lagen-Starrflex
16-Lagen-Starrflex-Leiterplatten werden unter anderem in militärischer Avionik, medizinischen Bildgebungssystemen und komplexen Industriesteuerungen eingesetzt, wenn mehrere starre Leiterplattenbereiche ohne zusätzliche Steckverbinder miteinander verbunden werden müssen.
Ein typischer 16R-4F-Aufbau führt 4 Flexlagen durch den flexiblen Bereich und ergänzt in den starren Abschnitten 12 weitere starre Lagen.
Engineering-Unterstützung für leistungskritische Designs bei HILPCB
Fehler in der Versorgungsintegrität einer 16-Lagen-Leiterplatte lassen sich häufig nur mit erheblichem Mess- und Analyseaufwand lokalisieren. Werden solche Probleme erst in der Serienfertigung erkannt, steigen die Änderungskosten nochmals deutlich. Die DFM-Prüfung von HILPCB für leistungsdichte Designs umfasst deshalb bereits vor dem Laminieren die Bewertung der Stack-up-Impedanz, Empfehlungen zu den Kupferstärken und Berechnungen zur erforderlichen Harzfüllung des Prepregs.
Starkkupfer-Verarbeitung: Innenlagen von 0.5oz bis 4oz mit unterschiedlichen Kupferstärken innerhalb eines Stack-ups. Angepasste Ätzkompensation zur Einhaltung der vorgesehenen Strukturgrößen.
PDN-optimierte Stack-ups: Die DFM-Prüfung umfasst die Analyse der PDN-Impedanz. Enge dielektrische Kopplung mit 2-3mil Prepreg ermöglicht zusätzliche verteilte Kapazität zwischen Versorgungs- und Masseflächen.
Thermische Lösungen: Thermische Via-Felder und eingebettete Kupferkörper.
Impedanzkontrolle: ±8% auf Signallagen mit TDR-Verifikation. Für jede unterschiedliche Impedanzgeometrie werden entsprechende Prüfcoupons vorgesehen.
Materialoptionen: Standard-FR-4, High-Tg, Materialien mit mittleren Verlusten, verlustarme Werkstoffe, halogenfreie Systeme und wärmeleitfähige Dielektrika.
Qualität: IPC-A-600 Class 3, IST (Interconnect Stress Testing) zur Prüfung der Via-Zuverlässigkeit bei Starkkupfer sowie 100% elektrische Prüfung mit vollständiger SPC.
Produktion: 7-Tage-Express für Prototypen bis zur Serienfertigung mit vollständiger Chargenrückverfolgbarkeit. Eine schlüsselfertige SMT-Bestückung ist ebenfalls verfügbar.
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