20-Lagen-PCBs treiben die Verbindungsdichte tief in den Bereich fortgeschrittener HDI-Leiterplatten, in dem klassische Through-Hole-Vias sowie einfache Blind- und Buried-Via-Strukturen die Routing-Anforderungen moderner Bauteile mit sehr hoher Pinzahl nicht mehr erfüllen können. Bei dieser Lagenzahl setzen Designs zunehmend auf Any-Layer-HDI, auch ELIC genannt, also Every Layer Interconnect. Dabei können Microvias auf jeder Lage jeweils mit der benachbarten Lage verbunden werden und durch gestapelte, kupfergefüllte Microvia-Strukturen eine frei formbare vertikale Verbindung über den gesamten 20-Lagen-Aufbau bilden.
Any-Layer-HDI auf 20 Lagen ist nicht einfach nur „mehr vom gleichen“ HDI wie bei geringeren Lagenzahlen. Es verlangt einen grundsätzlich anderen Fertigungsansatz: Die Leiterplatte wird nicht um einen vorgefertigten Multilayer-Kern herum aufgebaut, sondern Lage für Lage in 10 oder mehr sequentiellen Laminier-, Bohr- und Galvanikzyklen konstruiert. Jeder Zyklus fügt eine neue Dielektrikumslage und eine Kupferlage hinzu, wobei Microvias die Verbindung zur darunterliegenden Lage herstellen. Das Ergebnis ist eine Leiterplatte, bei der praktisch jeder Punkt einer Lage mit jedem Punkt der angrenzenden Lage verbunden werden kann. Keine andere Via-Technologie bietet eine vergleichbare Routing-Freiheit.
Dieser Leitfaden behandelt den Fertigungsprozess, die Materialanforderungen, die Designregeln und die Zuverlässigkeitsqualifikation für 20-lagige Any-Layer-HDI-PCBs, also genau die Technologie, die die verbindungsdichtesten kommerziellen Elektronikdesigns überhaupt ermöglicht.
Beschaffungsabteilungen und NPI-Manager führender Technologieunternehmen in Kalifornien, Massachusetts und Westeuropa entscheiden sich für HILPCB bei Any-Layer-HDI-Projekten wegen unserer nachgewiesenen Zuverlässigkeit gestapelter Microvias, wettbewerbsfähiger Preise für fortgeschrittene Aufbauten und der Prozessdisziplin, die nötig ist, um auch über 10+ sequentielle Laminierzyklen hinweg eine stabile Ausbeute zu halten.
HILPCB-Fertigungskapazität: Wir fertigen 20-Lagen-PCBs mit Any-Layer-HDI, kupfergefüllten gestapelten Microvias über bis zu 6 Lagen, Strukturen bis 2,5/2,5mil und per IST verifizierter Microvia-Zuverlässigkeit von mehr als 200 thermischen Zyklen, vom NPI-Prototyp bis zur Serienfertigung.
In Diesem Leitfaden
- Die Dichteanforderung hinter 20-Lagen-HDI
- Any-Layer-HDI vs. konventionelles HDI: Was sich bei 20 Lagen ändert
- Der sequentielle Buildup-Prozess: Lage für Lage
- Kupferfüllung: die entscheidende Schlüsseltechnologie
- Materialsysteme für 20-Lagen-ELIC
- Designregeln für Any-Layer-HDI
- Zuverlässigkeitstests: IST und Analyse der Ausfallmodi
- 20-Lagen-Leiterplatten mit Hochfrequenz- und Starrflex-Optionen
- Fortgeschrittene HDI-Fertigung bei HILPCB
Die Dichteanforderung hinter 20-Lagen-HDI
Drei gleichzeitig wirkende Technologietrends treiben den Bedarf an 20-lagigem Any-Layer-HDI:Ultra-feine BGA-Gehäuse. Moderne Applikationsprozessoren, Netzwerk-ASICs und High-End-FPGAs nutzen BGA-Gehäuse mit 0,4-0,5mm Pitch und Ballzahlen von mehr als 2000. Um alle Signale auszuleiten, sind Microvia-Verbindungen auf nahezu jeder Lage unterhalb des Bauteil-Footprints nötig. Konventionelles HDI, etwa 1+N+1 oder 2+N+2, begrenzt Blind-Vias auf die äußeren 1-2 Lagen je Seite und limitiert damit die Escape-Kapazität.
Multi-Die-Integration. System-in-Package- und Chiplet-Architekturen platzieren mehrere Bauteile mit hoher Pinzahl dicht nebeneinander. Dadurch entsteht zwischen den Chips ein Routing-Stau, der sich mit Through-Hole-Vias nicht mehr auflösen lässt, weil diese sämtliche Lagen blockieren.
Leiterplatten-Miniaturisierung. Bei Netzwerk-Line-Cards, Avionik-Modulen und medizinischen Instrumenten mit fest vorgegebener Board-Fläche ermöglicht 20-Lagen-HDI mehr Funktionalität, indem Routing-Kapazität vertikal gestapelt wird, statt die Leiterplatte horizontal zu vergrößern.
Any-Layer-HDI vs. konventionelles HDI: Was sich bei 20 Lagen ändert
| Merkmal | Konventionelles HDI (2+N+2) | Any-Layer-HDI (ELIC) | | :--- | :--- | :--- | | Microvia-Lagen | Nur die äußeren 2 pro Seite | Jede Lage | | Kernstruktur | Zentraler mechanisch gebohrter Kern | Kein Kern oder nur ein sehr dünner Zentralkern | | Via-Tiefe | Microvia = 1-2 Lagen, Kernvias = volle Tiefe | Microvia = 1 Lage, gestapelt = beliebige Tiefe | | Lagenkonnektivität | Beschränkt auf Buildup-zu-Core-Übergänge | Jede Lage zu jeder angrenzenden Lage | | BGA-Escape-Kapazität | Begrenzt durch Anzahl der Buildup-Lagen | Skaliert mit der gesamten Lagenzahl | | Fertigungskomplexität | 2-3 Laminierzyklen | 10+ Laminierzyklen |Praktischer Kompromiss: Hybrid aus ELIC und Kern
Ein vollständiges 20-Lagen-ELIC mit 18 Laminierzyklen ist extrem teuer. Ein praktikabler Kompromiss kombiniert einen konventionellen Multilayer-Kern mit ELIC-Buildup, zum Beispiel 5+10+5: ein 10-lagiger Kern mit Through-Hole- und Buried-Vias plus je 5 ELIC-Buildup-Lagen pro Seite. So sinkt die Zahl der Laminierzyklen auf 5 pro Seite, während die äußeren Lagen dort Any-Layer-Konnektivität bieten, wo die Fine-Pitch-BGA-Ausleitung sie wirklich braucht.
Der sequentielle Buildup-Prozess: Lage für Lage
Für einen 5-fach gestapelten Microvia-Aufbau, also von L1 bis L5:- Substratvorbereitung: Der Kern oder der vorherige Buildup hat die Kupferstruktur auf L5 bereits fertig strukturiert, inklusive definierter Landing Pads.
- Aufbringen des Dielektrikums: Resin-Coated Copper, RCC, oder Prepreg wird auf L5 laminiert und bildet das Dielektrikum zwischen L4 und L5. Bei RCC beträgt die Dicke typischerweise 40-80μm.
- Laserbohren: UV- oder CO2-Laser bohren Microvias von der L4-Oberfläche zu den Landing Pads auf L5. Der Durchmesser liegt typischerweise bei 60-100μm oben und 40-60μm unten, also konisch.
- Desmear und Seed-Layer: Plasma-Desmear reinigt den Via-Boden. Danach erzeugt chemisch abgeschiedenes Kupfer eine leitfähige Seed-Schicht auf den Via-Wänden und am Boden.
- Kupferfüllung: Elektrolytisches Kupfer füllt das Microvia vollständig mit speziell formulierter Chemie und organischen Additiven wie Suppressoren, Beschleunigern und Levelern, sodass eine void-freie Bottom-up-Füllung entsteht.
- Planarisierung: Mechanisches Polieren erzeugt eine flache Oberfläche mit ±5μm Ebenheit als Ausgangsbasis für das nächste Landing Pad.
- Strukturierung: Photolithografische Belichtung und Ätzen definieren das L4-Kupfermuster.
- Wiederholen: Schritte 2-7 werden für jede folgende Lage, also L3, L2 und L1, wiederholt.
Kritische Prozessparameter
- Laserbohr-Präzision: Jedes Microvia muss innerhalb von ±15-25μm auf dem gefüllten Pad der darunterliegenden Lage zentriert landen. Mustererkennungssysteme richten sich auf Fiducials der gerade galvanisierten Lage aus.
- Kupferfüllqualität: Jeder Void oder jede Naht wird unter thermischem Zyklus zur Risskeimstelle. Die Füllung muss vollständig void-frei sein, mit einer Dimple-Tiefe von höchstens 5μm.
- Planarisierung: Die Oberflächenebenheit muss über das gesamte Panel innerhalb von ±5μm bleiben. Zu starkes Polieren legt Dielektrikum frei, zu wenig Polieren erzeugt Tiefenfehler beim nächsten Laserbohrschritt.
Dies ist ein 20-lagiges Any-Layer-HDI-PCB.
Kupferfüllung: die entscheidende Schlüsseltechnologie
Die Kupferfüllung ist der kritischste Einzelprozess in der Fertigung gestapelter Microvias. Die Füllung muss vollkommen void-frei, oberflächeneben und metallurgisch stabil sein, um den thermischen Belastungen weiterer Laminierzyklen und des realen Einsatzes standzuhalten.Chemie des Füllprozesses
Die Kupferfüllung nutzt speziell formulierte Galvanikchemie, bei der Beschleuniger bevorzugt am Via-Boden, also an der konkaven Fläche, wirken und dort die Abscheiderate erhöhen. Suppressoren konzentrieren sich am Via-Eingang und auf den Feldkupferflächen und bremsen dort die Abscheidung. Leveler glätten die Oberfläche im Verlauf der Füllung. Erst diese gezielte Differenz erzeugt eine Bottom-up-Füllung, die das Via vollständig schließt, ohne Voids einzuschließen.
Qualitätsanforderungen an die Füllung
| Parameter | Spezifikation |
|---|---|
| Füllvollständigkeit | 100% void-frei im Schliff |
| Oberflächendimple, konkav | ≤5μm |
| Oberflächenüberhöhung, konvex | ≤10μm |
| Kupferkornstruktur | Säulenförmig oder gleichachsig, keine laminaren Voids |
| Peel Strength auf gefüllter Oberfläche | ≥6 lb/in |
Materialsysteme für 20-Lagen-ELIC
### Materialien für Buildup-LagenResin-Coated Copper, RCC / ABF: Bevorzugtes Material für ELIC-Buildup. Es bietet das dünnste Dielektrikum mit 40-80μm, enthält keine Glasverstärkung und ermöglicht dadurch saubere UV-Laserbohrungen sowie glatte Via-Wände. Typische Kennwerte sind Dk 3,3-3,5 und Df 0,005-0,010 bei 1GHz.
Ultra-dünnes Prepreg: Wenn Buildup-Lagen Glasverstärkung brauchen, lassen sich Stile wie 1027 mit 28μm Glas oder 1017 mit 15μm Glas noch per Laser bearbeiten. CO2-Laser kommen bei glasverstärkten Dielektrika bis etwa 3mil zurecht, UV-Laser bis etwa 2mil.
Anforderungen an das Kernmaterial
Kernmaterialien müssen 10+ Presszyklen bei 180-200°C überstehen. Materialien mit Tg ≥180°C und Td ≥340°C sind daher Pflicht. Bewährte Optionen sind Isola 370HR, Panasonic Megtron 6 und ITEQ IT-988SE.
Kupferfolie
Ultradünne Kupferfolien mit 9-12μm ermöglichen Fine-Line-Ätzen bis 2,5/2,5mil Trace/Space. Low-Profile- oder Very-Low-Profile-Kupfer, LP oder VLP, mit Rz <3μm, reduziert bei High-Speed-Signalen oberhalb von 10Gbps zusätzlich den Leiterverlust.
Designregeln für Any-Layer-HDI
| Parameter | Standard | Fortgeschritten | | :--- | :--- | :--- | | Microvia-Durchmesser oben | 100μm | 75μm | | Microvia-Durchmesser unten | 60μm | 40μm | | Capture- / Target-Pad | 250μm | 200μm | | Gestapelte Höhe, max. | 5 Lagen | 7 Lagen | | Leiterbahnbreite, min. | 3mil, 75μm | 2,5mil, 63μm | | Leiterbahnabstand, min. | 3mil | 2,5mil | | Registrierung je Lage | ±25μm | ±15μm |Grenzen der Stack-Höhe
Die übliche Industriegrenze für gestapelte Microvias liegt bei 5-6 Lagen, wenn Standardzuverlässigkeit gefordert ist. Jede weitere Lage erhöht die kumulative thermische Belastung. Das unterste Microvia in einem 5er-Stack erlebt während des Buildup-Aufbaus bereits 5 thermische Zyklen und zusätzlich weitere Reflow-Vorgänge bei der Baugruppenmontage. Stacks mit 7 oder mehr Lagen verlangen verbesserte Füllchemie, optimierte Planarisierung und zusätzliche Zuverlässigkeitsqualifikation, typischerweise 300+ IST-Zyklen statt 200.
Impedanz auf dünnen Dielektrika
ELIC-Buildup-Lagen besitzen dünne Dielektrika von typischerweise 2-3mil. Dadurch entstehen eng gekoppelte Microstrip- oder Stripline-Strukturen mit entsprechend schmalen Leiterbahnen für 50Ω. Auf 2mil RCC mit Dk 3,4 benötigt eine 50Ω-Microstrip ungefähr 3,0mil Leiterbahnbreite und liegt damit bereits an der Grenze klassischer Photolithografie.
Für differentielle 100Ω-Paare auf dünnem RCC sinkt die einzelne Leiterbahnbreite auf etwa 2,0-2,5mil bei 3-4mil Abstand. Solche Geometrien lassen sich nur mit hoher Konsistenz fertigen, wenn statt klassischer Fotomaske Laser Direct Imaging, LDI, und angepasste Ätzchemie mit kontrolliertem Unterätzen eingesetzt werden.
Registrierungsbudget für gestapelte Microvias
Die Registrierung ist die kritischste geometrische Steuergröße im Any-Layer-HDI. Jede Buildup-Lage bringt zusätzliche Unsicherheit von ±15-25μm mit sich. Über einen 5er-Stack kann die kumulative Fehlregistrierung auf ±75-125μm anwachsen:
| Stack-Höhe | Kumulative Registrierung, schlechtester Fall | Erforderliches Mindest-Capture-Pad |
|---|---|---|
| 2-fach | ±30-50μm | 200μm |
| 3-fach | ±45-75μm | 225μm |
| 4-fach | ±60-100μm | 250μm |
| 5-fach | ±75-125μm | 275μm |
| 6-fach | ±90-150μm | 300μm |
Fortgeschrittene globale Fiducial-Alignment-Systeme erreichen ±15μm pro Lage. Damit sinkt der kumulative Fehler eines 5er-Stacks auf ±75μm und die 200μm Capture-Pads, die für Fine-Pitch-BGA-Escape nötig sind, werden erst praktikabel.
DFM-Optimierung für 20-Lagen-HDI
Strategie für Via-Pad-Größen: Abgestufte Pad-Größen einsetzen, also größte Pads auf L1 und kleinere Pads in tieferen Lagen. Das maximiert die Routing-Dichte auf den inneren Lagen, wo der Platz am knappsten ist.
Kupferbalance pro Buildup-Lage: Die Kupferdichte zwischen L1 und L20 sollte innerhalb von ±15% liegen, um Verzug zu minimieren. RCC-Buildup-Lagen reagieren besonders empfindlich, da ihnen Glasverstärkung fehlt und die Dimensionsstabilität stark von einer ausgewogenen Kupferspannung abhängt.
Panel-Nutzung: Any-Layer-HDI erreicht eine geringere Panel-Ausnutzung als konventionelle Boards, weil größere Randbereiche für IST-Coupons und Prozessüberwachung benötigt werden. Das muss bei der Kalkulation der Stückkosten berücksichtigt werden.
Design for Test: Auf mindestens zwei Außenlagen Testpunktzugang vorsehen. Bei 20 Lagen wird der Zugriff für ICT-Nadeln schwierig. Für verdeckte Verbindungen sollte deshalb Boundary-Scan per JTAG in die Funktionsteststrategie aufgenommen werden.
Die Kostenstruktur von 20-lagigem Any-Layer-HDI
Wer die Kostentreiber versteht, kann fundierter zwischen vollständigem ELIC und Hybridansätzen entscheiden:
| Kostenelement | ELIC (10+10) | Hybrid (5+10+5) | Standard 20L |
|---|---|---|---|
| Laminierzyklen | 18 | 10 | 2-3 |
| Laserbohrzyklen | 18 | 10 | 0-2 |
| Kupferfüllzyklen | 18 | 10 | 0 |
| Materialkosten | Höchste, RCC | Mittel | Niedrigste, FR-4 |
| Registrierungsaufwand | Extrem | Hoch | Standard |
| Typische Ausbeute | 60-75% | 75-85% | 85-95% |
| Stückkosten relativ zu Standard | 5-8× | 3-5× | 1× |
Der hybride 5+10+5-Ansatz bietet für die meisten Anwendungen das beste Preis-Leistungs-Verhältnis: Any-Layer-Konnektivität dort, wo Fine-Pitch-BGA-Escape sie wirklich verlangt, also außen, und die Wirtschaftlichkeit klassischer Through-Hole-Strukturen dort, wo sie ausreicht, also im inneren Kern.
Überlegungen zur Lieferzeit
Vollständige ELIC-Leiterplatten mit 20 Lagen brauchen für Prototypenfertigung typischerweise 20-30 Arbeitstage. Jeder Laminierzyklus beansprucht mit Rüsten, Pressen und Abkühlen 1-2 Tage. Hybridaufbauten wie 5+10+5 verkürzen die Durchlaufzeit auf 15-20 Tage, weil der Innenkern parallel zur Vorbereitung der Außenlagen gefertigt werden kann. In der Serienproduktion sinkt die effektive Lieferzeit weiter, sobald die Prozesseinrichtung über mehrere Panels amortisiert wird.
Zuverlässigkeitstests: IST und Analyse der Ausfallmodi
### IST, Interconnect Stress TestIST ist der Goldstandard für die Zuverlässigkeit von HDI-Microvias. Ein Daisy-Chain-Coupon verbindet sämtliche gestapelten Microvias in Serie. Der Coupon wird schnell thermisch zyklisiert, typischerweise von Raumtemperatur auf 150°C und zurück, ungefähr 200 Zyklen pro Stunde, während der Widerstand kontinuierlich überwacht wird. Ein Widerstandsanstieg von mehr als 10% gilt als Ausfall.
Nach IPC müssen gestapelte Microvias gemäß IPC-2315 mindestens 200 IST-Zyklen überstehen. HILPCB qualifiziert Serienlose mit 300+ Zyklen, um zusätzliche Sicherheitsreserve aufzubauen.
Ausfallmodi
| Modus | Mechanismus | Nachweis |
|---|---|---|
| Barrel-Riss | CTE-Mismatch-Spannung | Schliff, IST |
| Bottom Separation | Unvollständige Füllung oder mangelhafte Haftung | Schliff, Durchgangstest |
| Stack-Bruch | Kumulative Spannung im Mehrlagen-Stack | IST-Überwachung |
| Void-Ausdehnung | Mikroskopische Voids wachsen beim Reflow | X-ray, Schliff |
Schliff-Sampling
Produktionslose von 20-lagigen HDI-Leiterplatten erfordern höhere Stichprobenraten. Beim First Article wird ein vollständiger Schliffsatz für alle eindeutigen Via-Konfigurationen erstellt. In der Serie wird mindestens ein Satz pro 50 Panels gefordert.
20-Lagen-Leiterplatten mit Hochfrequenz- und Starrflex-Optionen
### Hochfrequenz-20-Lagen-AufbautenFür Netzwerk-Line-Cards und Data-Center-Switches mit 56G-112G-SerDes können 20-Lagen-Leiterplatten auf verlustarmen Kernmaterialien wie Megtron 6 mit RCC-Buildup basieren. VLP-Kupfer auf den High-Speed-Signallagen verringert den Leiterverlust im Multi-GHz-Bereich.
Starrflex bei 20 Lagen
20-lagige Starrflex-Aufbauten bedienen extrem kompakte Luft- und Raumfahrt- sowie Medizinsysteme. Die Flexlagen, typischerweise 2-4, übertragen Signale zwischen starren Sektionen, die jeweils den vollständigen 20-Lagen-HDI-Aufbau enthalten.
Brücke zur IC-Substrat-Technologie
Die IC-Substrat-Fähigkeiten von HILPCB verlängern ELIC-Konzepte in den Bereich halbleiternaher Packaging-Lösungen mit SAP-Fine-Line-Prozessen bis 15-20μm Trace/Space.
Tiefe der Prozesskontrolle: Was serienreifes ELIC vom Prototyping trennt
Chemie des Kupferfüllbads: die versteckte Variable
Der elektrolytische Kupferfüllprozess basiert auf einem empfindlichen Gleichgewicht aus drei Familien organischer Additive: Beschleuniger, SPS beziehungsweise bis(3-sulfopropyl)disulfid, Suppressoren, also PEG beziehungsweise Polyethylenglykol, und Leveler wie JGB, Janus Green B, oder proprietäre Verbindungen. Diese Additive werden während der Abscheidung verbraucht und durch chemische Reaktion abgebaut. Ein Bad, das an Tag 1 perfekte Füllungen erzeugt, kann an Tag 3 bereits 5-10% Void-Anteil produzieren, wenn nicht eingegriffen wird.
HILPCB fährt während der ELIC-Produktion alle 8 Stunden CVS-Analysen, also Cyclic Voltammetric Stripping, auf der Füllbadchemie. Die Konzentration der Beschleuniger wird innerhalb von ±5% des Zielwerts gehalten, und die Verhältnisse von Suppressor zu Leveler werden anhand der Echtzeitanalyse angepasst, nicht nach fixem Zeitplan. Diese analytische Strenge erlaubt es uns, über mehrwöchige Produktionsläufe hinweg eine void-freie Füllqualität aufrechtzuerhalten. Genau daran scheitern viele Hersteller, die zwar ELIC-Prototypen bauen können, aber die Qualität nicht stabil in Volumen halten.
Registrierung beim Laserbohren: Genauigkeit unter 25μm
Jedes gestapelte Microvia muss mit ±15-25μm zentrisch auf dem gefüllten Via-Pad der darunterliegenden Lage landen. Über einen 5er-Stack summiert sich die Registrierungsabweichung auf ±75-125μm. Die UV-Lasersysteme von HILPCB nutzen Echtzeit-Mustererkennung und richten jedes neue Via an Fiducials der gerade galvanisierten Oberfläche aus. So wird eine Registrierungsgenauigkeit von ±18μm erreicht, die selbst 5-fach gestapelte Strukturen sicher innerhalb der Capture-Pad-Grenzen hält.
Steuerung der thermischen Belastung
Sobald pro Seite die fünfte Buildup-Lage hinzugefügt wird, hat der zentrale Kern bereits 10+ vollständige Laminierzyklen bei 180-200°C durchlaufen. HILPCB überwacht die Materialintegrität des Kerns daher über Tg-Messungen an dedizierten Coupons in Zyklus 5 und 10. Jede Tg-Abnahme von mehr als 5°C löst eine Untersuchung aus, bevor die betroffenen Panels in den nächsten Buildup-Schritt gehen dürfen.
Fortgeschrittene HDI-Fertigung bei HILPCB
Any-Layer-HDI auf 20 Lagen verlangt eine Fertigungsdisziplin, die nur wenige Leiterplattenhersteller dauerhaft leisten können. Der sequentielle Buildup-Prozess von HILPCB wird in jedem Laminierzyklus mit Inline-Metrologie überwacht und liefert so genau die Zuverlässigkeit gestapelter Microvias, die führende Halbleiter- und Netzwerkunternehmen erwarten.Any-Layer-HDI, ELIC: Volle ELIC- und Hybridstrukturen wie 5+10+5. Gestapelte Microvias bis 6 Lagen mit Kupferfüllung.
Microvia-Prozesse: UV- und CO2-Laserbohren, elektrolytische Kupferfüllung mit ≤5μm Dimple, mechanische Planarisierung. Void-freie Füllung verifiziert per X-ray und Schliff.
Feinauflösung: 2,5/2,5mil Trace/Space auf Buildup-Lagen, 3/3mil auf dem Kern. Ultradünne Kupferfolie mit 9-12μm und VLP-Oberfläche.
Materialsysteme: RCC, ABF, ultra-dünnes Prepreg, Kernmaterialien mit hohem Tg und Td sowie VLP-Kupfer.
Zuverlässigkeit: IST-Prüfung mit 200+ Zyklen standardmäßig und 300+ auf Anfrage, Schliff an allen einzigartigen Via-Positionen, Thermoschock mit 288°C Solder Float über 6 Zyklen. Konformität zu IPC-6012 Class 3 und IPC-2226 Type III.
Produktion: NPI-Prototypen ab 10 Arbeitstagen, Serienfertigung mit vollständiger Lot-Rückverfolgbarkeit und Turnkey-SMT-Montage für bestückte Baugruppen.