Der globale HPC-Markt erreichte im Jahr 2024 ein Volumen von 53,4 Milliarden US-Dollar (Hyperion Research). Nationale Labore, Verteidigungsbehörden und unternehmerische KI-Trainingszentren treiben die Nachfrage nach Leiterplatten (Boards) voran, die an den absoluten Grenzen der kommerziellen PCB-Technologie arbeiten – wo jede Schnittstelle kontinuierlich mit der maximal spezifizierten Geschwindigkeit läuft, jede Komponente bei anhaltend maximaler Worst-Case-Leistung arbeitet und die Zuverlässigkeitserwartungen den Multimillionen-Dollar-Systeminvestitionen mit einer Lebensdauer von einem Jahrzehnt entsprechen.
HPC ist nicht einfach nur "schnelleres Server-Computing". Das Betriebsprofil ist grundlegend anders: Ein Cloud-Server verarbeitet unabhängige Anfragen mit variabler Last und häufigen Leerlaufzeiten; ein HPC-Compute-Blade hält die maximale Leistung über die gesamte Dauer eines Simulationslaufs aufrecht – Tage oder Wochen ohne Unterbrechung. Das thermische Design eines Cloud-Servers kann sich auf thermische Kapazität stützen, um transiente Spitzen zu absorbieren; ein HPC-Blade muss die maximale TDP (Thermal Design Power) kontinuierlich abführen, ohne sich auf Durchschnittswerte des Duty-Cycles (Tastverhältnis) verlassen zu können. Ein Cloud-Server hat einen Lebenszyklus von 3–5 Jahren; ein HPC-System stellt eine Investition für 7–12 Jahre dar, bei der die Verfügbarkeit von Ersatz-Leiterplatten im 10. Jahr eine vertragliche Anforderung ist.
HILPCB fertigt HPC-PCBs – mit einer Kapazität von bis zu 64 Lagen und einer Registriergenauigkeit von ±1,5 mil – für System-OEMs, die Compute Blades, Beschleunigermodule, Speicherknoten und Interconnect-Infrastruktur bauen. Diese treiben wissenschaftliche Entdeckungen und KI-Fortschritte an nationalen Laboren (Oak Ridge, Argonne, Sandia, CSCS, Jülich, RIKEN), Forschungsuniversitäten, Verteidigungsbehörden und Enterprise-KI-Trainingszentren auf drei Kontinenten an.
Menü-Navigation
- Was ein PCB "HPC-Grade" macht
- Prozessor- und Beschleuniger-Schnittstellen-Engineering
- Speicherbandbreite: Das leistungslimitierende Subsystem
- Netzwerk-Interconnect mit 400G/800G pro Port
- Dauerlast-Strom- und Wärmearchitektur
- HPC-Programmqualität und Lifecycle-Unterstützung
Was ein PCB "HPC-Grade" macht
Der Begriff "HPC-Grade" ist spezifisch und messbar – er beschreibt Leiterplatten, die für drei Betriebsbedingungen konzipiert und gefertigt werden, welche HPC von allen anderen Computing-Kategorien unterscheiden:Anhaltender Betrieb mit maximaler Rate. Jede Schnittstelle – DDR5 mit 5600+ MT/s, PCIe Gen 5 mit 32 GT/s, InfiniBand NDR mit 400G – läuft stunden- oder tagelang mit maximalem Durchsatz (Throughput), ohne die Leerlaufphasen, die es Consumer- und Cloud-Hardware erlauben, sich auf Temperaturwechsel (Thermal Cycling), Power Averaging (Leistungsmittelung) und Error Rate Averaging (Fehlerratenmittelung) zu stützen. Eine marginale Augenöffnung (Eye Opening), die einen 60-Sekunden-Konformitätstest besteht, kann nach 72 Stunden Dauerbetrieb fehlschlagen, wenn thermische Drift, Alterung der Stromversorgung und dielektrische Absorption den Arbeitspunkt des Kanals verschieben.
Kontinuierliche Worst-Case-Wärmebelastung. Prozessor-TDPs von 300–500W, die dauerhaft gehalten werden – nicht das Boost-dann-Leerlauf-Muster, bei dem Consumer-Wärmedesigns die thermische Kapazität nutzen, um kurze Spitzen abzufedern. Ein thermisches HPC-Design muss die maximale TDP kontinuierlich abführen, mit Spielraum für Schwankungen der Umgebungstemperatur (30–45°C am Datacenter-Einlass) und die Alterung von Komponenten über eine Lebensdauer von 10 Jahren.
Verlängerte Lebensdauer von Komponenten und Materialien. 7–12 Jahre Betrieb mit über 50.000 Stunden MTBF (5,7 Jahre zwischen Ausfällen pro Leiterplatte) – dies erfordert Bauteil-Derating (Leistungsminderung), Validierung der Materialstabilität und eine Lötstellen-Lebensdauer, die das 2–3-Fache über den standardmäßigen kommerziellen Qualifikationsstufen liegt.
HPC-Leistungsbenchmarks
- DDR5 Bandbreite: 8–12 Kanäle mit 5600–6400 MT/s Dauerlast, die 350–500 GB/s Speicherbandbreite pro Sockel liefern – begrenzt durch die Qualität des PCB-Kanals, nicht durch die DRAM-Fähigkeit.
- PCIe Gen 5 Durchsatz: 128+ Lanes mit dauerhaft 32 GT/s, wobei CXL 2.0-Speichererweiterungsverbindungen denselben Physical Layer nutzen – dies erfordert Budgets für Kanalverluste, die eine Marge von <2 dB für Produktionsschwankungen übrig lassen.
- InfiniBand NDR: 400G pro Port (8×50G PAM4) anhaltend mit Leitungsgeschwindigkeit (Wire Rate) während MPI-Kommunikationsphasen – die Qualität des Netzwerk-PCB-Kanals bestimmt direkt die Skalierungseffizienz des Clusters.
- Leistungsdichte: 300–500W pro Prozessor, 2–4 Prozessoren pro Blade, plus Speicher und I/O – eine Gesamtleistung des Blades von 1.500–3.000W, die durch direkte Flüssigkeitskühlung (Direct Liquid Cooling) oder Hochgeschwindigkeits-Zwangsluft abgeführt wird.
Prozessor- und Beschleuniger-Schnittstellen-Engineering
HPC-Systeme verwenden die leistungsstärksten verfügbaren Prozessor-Packages: Intel Xeon Scalable (Sapphire Rapids/Granite Rapids mit 4.677+ LGA-Pins), AMD EPYC (Genoa/Turin mit 6.096 LGA-Pins), NVIDIA Grace (ARM-basiert mit Custom BGA) und GPUs im OAM-Formfaktor (OCP Accelerator Module) mit über 6.000 BGA-Verbindungen. Das PCB muss alle Strom- und Signalanschlüsse aus diesen massiven Packages herausführen (Escape Routing), während gleichzeitig die Signalintegrität auf den schnellsten Lanes erhalten bleibt und Hunderte von Ampere an die Stromanschlüsse geliefert werden – und das alles gleichzeitig auf demselben Leiterplattenbereich.Design der Prozessor-Schnittstelle
- High-Density BGA Escape: Packages mit 0,5–0,65 mm Pitch und 4.000–6.000+ Pins erfordern Via-in-Pad mit 0,075–0,1 mm lasergebohrten Microvias in einer HDI-Konstruktion. Sequentieller Aufbau (Sequential Build-up) mit 2–3 HDI-Lagen pro Seite ermöglicht ein vollständiges Signal-Escape innerhalb des Package-Schattens bei Konstruktionen mit 20–28 Lagen (Kapazität bis zu 64 Lagen für die anspruchsvollsten Designs).
- Multi-Socket Interconnect Routing: UPI 2.0 (Intel) mit 16–24 GT/s und Infinity Fabric/GMI3 (AMD) mit 32 GT/s überbrücken 150–250 mm zwischen Prozessorsockeln mit einer Einfügedämpfung (Insertion Loss) von unter 8 dB bei Nyquist-Frequenz – dies erfordert Low-Loss-Laminate (Df < 0,003 bei 12 GHz), Back-Drilled Vias (rückgebohrte Vias) mit einem Stub von <6 mil und HVLP-Kupfer (Rz < 2,0 μm) auf allen Signallagen im Interconnect-Pfad.
- OAM-Beschleunigermodul-Schnittstelle: Der Formfaktor des OCP Accelerator Modules mit standardisiertem Kantenstecker überträgt PCIe Gen 5 x16 und Seitenband-Signale – die Footprint- und Keep-out-Zonen des Steckers werden durch die OCP-Spezifikation definiert, wobei die Signalintegrität durch den kompletten Modul-zu-Baseboard-Kanal validiert wird.
- Koordiniertes Power und Signal Escape: Die Stromversorgung von mehreren Hundert Ampere über Heavy-Copper-Ebenen (3–4 oz innen) muss mit einem fein gerasterten (Fine-Pitch) Signal-Escape-Routing im selben Boardbereich koexistieren – die geometrisch anspruchsvollste Layout-Herausforderung im HPC-Board-Design, die abwechselnde Power/Signal-Lagenpaare mit sorgfältig verwalteten Via-Übergangszonen erfordert.
Speicherbandbreite: Das leistungslimitierende Subsystem
HPC-Workloads sind häufig speicherbandbreitenbegrenzt – wissenschaftliche Simulationen mit großen Stencil-Operationen, KI-Training mit massiven Einbettungstabellen (Embedding Tables) und Datenanalyse, bei der Multi-Terabyte-Datensätze durchsucht werden, profitieren alle von einem maximalen Speicherdurchsatz. Das PCB-Speichersubsystem muss alle DIMM-Kanäle mit voller spezifizierter Geschwindigkeit über alle Bestückungskonfigurationen hinweg unterstützen – einschließlich der 2DPC-Konfigurationen (2 DIMMs Per Channel), die HPC-Systeme üblicherweise für maximale Kapazität verwenden und bei denen die Timing-Margen deutlich enger sind als bei 1DPC.Der entscheidende Unterschied zum Speicherdesign von Cloud-Servern ist die anhaltende Auslastung: Der Speichercontroller eines Cloud-Servers wechselt zwischen aktiven Kanälen, während Workloads zwischen virtuellen Maschinen verschoben werden; ein HPC-Compute-Knoten hämmert auf alle Kanäle gleichzeitig während anhaltender STREAM-Benchmark-Klasse-Speicherzugriffsmuster ein.
Design des Speichersubsystems
- Full-Channel DDR5 Routing: 8–12 DDR5-Kanäle pro Sockel bei 5600–6400 MT/s, jeweils geroutet mit ±1 mil Byte-Lane-Matching und einer Fly-By-Topologie, validiert durch IBIS-AMI-Simulation bei 1DPC- und 2DPC-Konfigurationen. Write-Leveling, Read-Leveling und Command/Address-Timing werden bei allen unterstützten DIMM-Bestückungsoptionen überprüft, bevor das Layout finalisiert wird (Layout Commitment).
- Materialauswahl für Signalintegrität: DDR5 bei 5600+ MT/s erfordert impedanzkontrollierte Laminate mit enger Dk-Toleranz (Dielektrizitätskonstante) (±3%) und bekanntem Verlustfaktor (Loss Tangent) (Df ≤ 0,008 bei 5 GHz), um eine konsistente Impedanz und ein konsistentes Timing über Produktionslose hinweg aufrechtzuerhalten – ein Laminatlos mit einer Dk-Schwankung von ±5% (Standard-Spezifikation) kann die DDR5-Timing-Margen um ±10% verschieben, was potenziell zu sporadischen Fehlern bei anhaltender Arbeitslast (Sustained Workloads) führt.
- LPDDR5 für kompakte Compute-Module: Aufgelöteter LPDDR5-Speicher (Soldered LPDDR5) mit 6400 MT/s auf Compute-on-Module (COM) Formfaktoren, unter Verwendung von HDI-Escape-Routing mit einer Registriergenauigkeit von ±15 μm für BGA-Packages mit 0,5 mm Pitch – maximiert die Speicherdichte auf platzbeschränkten Compute-Blades und Beschleunigerkarten.
- ECC und RAS Infrastruktur: Volle ECC-Unterstützung mit korrektem Routing für die ECC-Byte-Lane (Anpassung des Timings an die Daten-Byte-Lanes), DIMM SPD (Serial Presence Detect) I²C-Bus-Routing und RAS-Signalisierung (Reliability, Availability, Serviceability) für Speicherfehlermeldungen und Page Retirement – Funktionen, von denen HPC-Systeme für die Integrität mehrtägiger Simulationen abhängen.
Netzwerk-Interconnect mit 400G/800G pro Port
Die HPC-Netzwerkleistung bestimmt die Skalierungseffizienz – das Verhältnis der erzielten Leistung zur theoretischen Spitze, wenn die Anzahl der Knoten (Node Count) steigt. Moderne HPC-Interconnects (InfiniBand NDR bei 400G, HPE Slingshot bei 200G, Ethernet bei 400G/800G pro Port) nutzen High-Radix-Switch-Topologien mit den schnellsten SerDes, die in kommerziellen Siliziumchips verfügbar sind.Die Leiterplatte, die diese Interconnect-Signale trägt, muss eine Kanalleistung am Rande der Leistungsfähigkeit organischer Substrate liefern – und dies konsistent über Produktionschargen hinweg, da ein einziger Knoten mit marginaler Verbindungsqualität (Link Quality) die Skalierungseffizienz des gesamten Clusters verringert.
Design von HPC-Interconnect-Boards
- 400G/800G Port-Kanal-Design: 8 Lanes von 50G PAM4 (400G) oder 100G PAM4 (800G) pro Port mit einer Einfügedämpfung (Insertion Loss) von unter 4,5 dB bei 26,5 GHz (400G) oder unter 3,5 dB bei 56 GHz (800G) – dies erfordert Ultra-Low-Loss Dielektrika (Dk 3,0, Df < 0,0015 bei 28 GHz), HVLP/RTF Kupferfolie (Rz < 1,0 μm) und Spread-Glass-Gewebe (Spreizglas), um den Glasfaser-Gewebe-Effekt (Fiber Weave Effect) bei mmWave-Frequenzen zu eliminieren.
- Switch ASIC Escape Routing: High-Radix Switch ICs mit 2.000–4.000+ SerDes-Pins, die eine Multilayer HDI-Konstruktion auf 24–36-lagigen Boards (Kapazität bis zu 64 Lagen) für das vollständige Escape-Routing erfordern, mit individueller Lane-Impedanzoptimierung durch Anti-Pad-Tuning.
- Via Engineering bei 26,5–56 GHz: Back-Drilled Vias (rückgebohrte Vias) mit einer Stub-Länge (Reststück) von <5 mil, verifiziert durch zu 100% automatisierte Querschliff- (Cross-Section) oder Zeitbereichsmessungen (Time-Domain Measurement). Blind/Buried Vias für Innenlagen-Übergänge, wo das Rückbohren nicht ausreicht. Für jeden Via-Übergang sind 0,5–2,0 dB bei der Nyquist-Betriebsfrequenz budgetiert – was 10–30% der gesamten zugewiesenen Kanaldämpfung pro Übergang ausmacht.
- OSFP/QSFP-DD Connector Interface: Cage-Footprints (Käfig-Footprints) mit optimierter Anti-Pad-Geometrie, die bei 26,5 GHz einen Return Loss von >20 dB durch den PCB-zu-Stecker-Übergang aufrechterhalten. Kontinuität der Referenzebene (Reference Plane Continuity) (keine Splits oder Slots) innerhalb von 2 mm vom Stecker-Pin-Feld, um die Abstrahlung von Schlitzantennen zu verhindern.
Dauerlast-Strom- und Wärmearchitektur
HPC-Knoten halten die maximale Leistung über die gesamte Dauer der Rechenaufträge aufrecht – mehrtägige Wettersimulationen, wochenlange KI-Trainingsläufe und monatelange Molekulardynamik-Berechnungen, die ohne Leerlaufzeiten ablaufen. Dieses anhaltende Belastungsprofil schafft thermische und Stromversorgungsanforderungen, die sich grundlegend vom Consumer- oder Cloud-Computing unterscheiden, wo Duty-Cycle-Mittelung (Duty-Cycle Averaging) und thermische Kapazität eine Marge bieten, die in HPC schlichtweg nicht existiert.Energie- und Wärmetechnik für den Dauerbetrieb
- Thermisches Via-Architektur für Sustained TDP: Gefüllte und verkappte Via-Arrays (Filled and Capped Via Arrays) unterhalb aller verlustleistungserzeugenden Komponenten (Prozessor, VRM, Memory Buffer), wobei die Anzahl der Vias und der Pitch pro Komponenten-TDP berechnet werden – keine generischen Muster. Thermische Via-Felder des Prozessors, die für anhaltende 300–500W ausgelegt sind, wobei der thermische Widerstand (Thermal Resistance) durch Steady-State-IR-Thermografie bei Nennleistung verifiziert wird.
- Heavy Copper Power Delivery: Interne Kupferebenen mit 3–4 oz (Unzen), die 500+ A Prozessorstrom verteilen, wobei der gesamte Ebenenwiderstand vom VRM-Ausgang (Voltage Regulator Module) zum Prozessor-Package-Ball unter 0,2 mΩ liegt – verifiziert durch eine DC-IR-Drop-Simulation (Spannungsabfall) mit thermischem Feedback (Widerstand steigt mit der Temperatur, was zu einer positiven Rückkopplung führt, die beim Design berücksichtigt werden muss).
- Materialhaltbarkeit unter kontinuierlicher Wärmelast: High-Tg-Laminate (Tg ≥ 180°C, T288 > 30 min), die für 10.000+ Stunden bei maximaler Betriebstemperatur (125°C beschleunigt) validiert wurden, ohne dass es zu einer messbaren Verschlechterung der Durchschlagsfestigkeit (Dielectric Strength), Haftung (Adhesion) oder der mechanischen Eigenschaften kommt – um sicherzustellen, dass die heute hergestellten Boards nach 10 Jahren ununterbrochenem HPC-Service identische Leistungen erbringen.
- Integration der Flüssigkeitskühlung (Liquid Cooling): Die Ebenheit (Flatness) der Leiterplatte wird auf ±0,2% (strenger als der Standard von ±0,75%) kontrolliert, was die Cold Plates der direkten Flüssigkeitskühlung in HPC-Konfigurationen mit der höchsten Leistung unterstützt – die Ebenheit wird durch 100% optische Profilometrie überprüft und pro Seriennummer für die Qualifizierung der Cold-Plate-Montage dokumentiert.
HPC-Programmqualität und Lifecycle-Unterstützung
HPC-Programme sind mehrjährige Verpflichtungen mit Systeminvestitionen in dreistelliger Millionenhöhe. Die Qualität der Leiterplatten wirkt sich direkt auf die Systemverfügbarkeit, den Rechendurchsatz und den wissenschaftlichen Output aus. Die Qualitätsinfrastruktur, die die HPC-Leiterplattenfertigung unterstützt, muss auf einem Niveau arbeiten, das üblicherweise mit Luft- und Raumfahrt- oder Verteidigungsprogrammen assoziiert wird – denn die Konsequenzen eines Board-Ausfalls in einem 50.000-Knoten-System (tägliche Knotenausfälle, Checkpoint/Restart-Overhead, reduzierter wissenschaftlicher Durchsatz) sind finanziell vergleichbar.HPC Qualitäts- und Lifecycle-Rahmenwerk
- First-Article Qualification Package (Erstmuster-Qualifizierungspaket): Vollständige elektrische Verifizierung (Flying Probe, Boundary Scan), Charakterisierung der Signalintegrität (TDR-Impedanzprofilierung, S-Parameter-Extraktion bis 67 GHz, Augenmessung bei 400G PAM4), thermische Charakterisierung unter Dauerlast und Maßprüfung dokumentiert nach AS9102 – das Qualifizierungsdatenpaket dient als Fertigungsreferenz für die gesamte Lebensdauer des Programms.
- Tiefe der Produktionstests: ICT oder Flying Probe (100% Netzabdeckung), Boundary-Scan-Verifizierung aller BGA/QFN-Packages, Funktionstest unter Betriebsbedingungen und 48–72 Stunden Burn-in bei erhöhter Temperatur (55°C Umgebungstemperatur) unter synthetischer Rechenlast – dadurch werden Früh-Ausfallmechanismen vor dem Versand gestresst, um sicherzustellen, dass die eingesetzten Boards den Bereich der frühen Ausfälle (Infant-Mortality) bereits hinter sich gelassen haben.
- Prototypen- und Entwicklungsunterstützung: Läufe von 5–50 Boards zur Designvalidierung und Systeminbetriebnahme (System Bring-up) mit einer Bearbeitungszeit für Engineering Change Orders (ECO) innerhalb von 48 Stunden – was schnelle Hardware-Iterationen während der kritischen System-Debug-Phase ermöglicht. Turnkey-Skalierung (Schlüsselfertig) auf Produktionsvolumen mit identischen Prozessparametern.
- Lebenszyklus-Kontinuität für ein Jahrzehnt: Fabrikations-Tooling, CAM-Daten, freigegebene Materialspezifikationen (einschließlich qualifizierter alternativer Quellen für End-of-Life-Materialien), Laminierungsprofile, Bohrprogramme und Assembly-Rezepte (Bestückungsrezepte) werden gewartet und versioniert für die gesamte Programmlaufzeit von 7–12 Jahren – dies ermöglicht die Produktion von Ersatz-Boards (Spare Boards), Flottenerweiterungen und Reparaturunterstützung auf Komponentenebene im 10. Jahr, ohne dass eine Re-Qualifizierung erforderlich ist.
High Performance Computing PCB FAQ
Wie verhindern Sie einen dielektrischen Durchschlag (Dielectric Breakdown) unter kontinuierlichen 500W-Prozessorlasten?
HPC-Boards verwenden High-Tg-Laminate (Tg ≥ 180°C), die für den dauerhaften Hochtemperaturbetrieb ausgelegt sind. Wir validieren diese Materialien für mehr als 10.000 Stunden bei beschleunigten Temperaturen, um sicherzustellen, dass sich die Durchschlagsfestigkeit und die mechanischen Eigenschaften über ein Jahrzehnt hinweg unter einer kontinuierlichen 24/7-Rechenlast nicht verschlechtern.
Warum ist die Dk-Toleranz (Dielektrizitätskonstante) für DDR5-Speicherkanäle so kritisch?
Bei DDR5-Geschwindigkeiten (5600+ MT/s) kann eine standardmäßige Dk-Variation von ±5% die Timing-Margen (Timing Margins) so weit verschieben, dass es zu sporadischen (intermittierenden) Speicherfehlern kommt. Wir spezifizieren Laminate mit enger Dk-Toleranz (±3% oder besser), um eine konsistente Impedanz und Flugzeiten (Flight Times) über alle DIMM-Kanäle hinweg aufrechtzuerhalten.
Wie wirkt sich die Ebenheit der Leiterplatte (PCB Flatness) auf die direkte Flüssigkeitskühlung (DLC) in HPC-Knoten aus?
Die direkte Flüssigkeitskühlung ist darauf angewiesen, dass sich Cold Plates (Kühlplatten) exakt mit den Prozessor-Packages verbinden. Wenn sich die Leiterplatte über ±0,2% hinaus verzieht (was strenger ist als die Standard-IPC-Grenzwerte), verschlechtert sich der Kontakt des Thermal Interface Materials (TIM), wodurch Hotspots entstehen, die den Prozessor zum thermischen Drosseln zwingen und somit die Gesamtleistung des HPC-Clusters reduzieren.
Starten Sie Ihr HPC-PCB-Programm mit unserem Team für Hochleistungsfertigung →