Les PCB 20 couches font entrer la densité d'interconnexion dans le domaine du HDI avancé, là où les vias traversants traditionnels ainsi que les structures borgnes ou enterrées simples ne suffisent plus à répondre aux besoins de routage des composants modernes à très grand nombre de broches. À ce niveau, les conceptions adoptent de plus en plus l'Any-Layer HDI, aussi appelé ELIC, Every Layer Interconnect. Des microvias peuvent alors être réalisés sur chaque couche pour relier chaque couche à la couche adjacente, puis former des connexions verticales libres sur tout l'empilage 20 couches au moyen de structures de microvias empilés et remplis cuivre.
L'Any-Layer HDI en 20 couches n'est pas simplement une version plus poussée du HDI utilisé à plus faible nombre de couches. Il impose une approche de fabrication fondamentalement différente : au lieu de construire autour d'un cœur multicouche déjà fabriqué, la carte est bâtie couche par couche au travers de 10 cycles ou plus de laminage, perçage et métallisation séquentiels. Chaque cycle ajoute une couche de diélectrique et de cuivre, les microvias assurant la connexion vers la couche inférieure. Le résultat est une carte où n'importe quel point d'une couche peut rejoindre n'importe quel point de la couche adjacente, offrant une liberté de routage qu'aucune autre technologie de via ne peut égaler.
Ce guide couvre le procédé de fabrication, les exigences matériaux, les règles de conception et la qualification de fiabilité des PCB 20 couches Any-Layer HDI, c'est-à-dire la technologie qui permet aujourd'hui les conceptions les plus denses en interconnexions dans l'électronique commerciale.
Les équipes achats et les responsables NPI de grandes entreprises technologiques en Californie, au Massachusetts et en Europe de l'Ouest choisissent HILPCB pour les fabrications Any-Layer HDI en raison de notre fiabilité démontrée sur les microvias empilés, de notre compétitivité sur les constructions avancées et de la discipline de fabrication nécessaire pour préserver le rendement sur 10 cycles de laminage séquentiel et plus.
Capacité de fabrication HILPCB : Nous fabriquons des PCB 20 couches avec Any-Layer HDI, microvias empilés remplis cuivre sur jusqu'à 6 couches, géométries jusqu'à 2,5/2,5mil et fiabilité des microvias vérifiée par IST au-delà de 200 cycles thermiques, du prototype NPI jusqu'aux volumes de production.
Dans Ce Guide
- Le défi de densité qui impose le HDI à 20 couches
- Any-Layer HDI contre HDI conventionnel : ce qui change à 20 couches
- Le processus de construction séquentiel : couche par couche
- Le remplissage cuivre : la technologie critique
- Les systèmes matériaux pour l'ELIC 20 couches
- Les règles de conception pour l'Any-Layer HDI
- Les essais de fiabilité : IST et analyse des modes de défaillance
- Les cartes 20 couches avec options haute fréquence et rigide-flex
- La fabrication HDI avancée chez HILPCB
Le défi de densité qui impose le HDI à 20 couches
Trois tendances technologiques simultanées expliquent le besoin d'Any-Layer HDI en 20 couches :Les boîtiers BGA à pas ultra-fin. Les processeurs d'application modernes, ASIC réseau et FPGA haut de gamme utilisent des boîtiers BGA au pas de 0,4-0,5mm avec plus de 2000 billes. Sortir l'ensemble des signaux impose des connexions microvias sur quasiment chaque couche sous l'empreinte du composant. Le HDI conventionnel, du type 1+N+1 ou 2+N+2, limite les vias borgnes aux 1-2 couches externes de chaque côté et réduit fortement la capacité d'échappement.
L'intégration multi-die. Les architectures SiP et chiplet rapprochent plusieurs circuits à grand nombre de broches, ce qui crée entre eux une congestion de routage qu'il devient impossible de résoudre avec des vias traversants bloquant toutes les couches.
La miniaturisation des cartes. Pour les line cards réseau, les modules avioniques et les instruments médicaux où la surface disponible est figée, le HDI 20 couches permet d'ajouter des fonctions en empilant la capacité de routage à la verticale plutôt qu'en élargissant la carte.
Any-Layer HDI contre HDI conventionnel : ce qui change à 20 couches
| Caractéristique | HDI conventionnel (2+N+2) | Any-Layer HDI (ELIC) | | :--- | :--- | :--- | | Couches de microvias | Seulement les 2 couches externes par face | Chaque couche | | Structure cœur | Cœur central percé mécaniquement | Sans cœur, ou avec cœur central très fin | | Portée des vias | Microvia = 1-2 couches ; vias cœur = pleine profondeur | Microvia = 1 couche ; empilé = profondeur quelconque | | Connectivité entre couches | Limitée aux transitions buildup-vers-cœur | Toute couche vers toute couche adjacente | | Capacité d'échappement BGA | Limitée par le nombre de couches buildup | Évolue avec le nombre total de couches | | Complexité de fabrication | 2-3 cycles de laminage | 10 cycles de laminage et plus |Compromis pratique : hybride ELIC/cœur
Un véritable ELIC 20 couches complet, donc 18 cycles de laminage, est extrêmement coûteux. Un compromis plus réaliste consiste à partir d'un cœur multicouche classique avec buildup ELIC, par exemple 5+10+5 : un cœur 10 couches avec vias traversants et enterrés, complété par 5 couches ELIC de chaque côté. On réduit ainsi le nombre de laminations à 5 par face tout en conservant la connectivité Any-Layer sur les couches externes, là où l'échappement des BGA à pas fin l'exige réellement.
Le processus de construction séquentiel : couche par couche
Pour une structure de microvias empilés sur 5 niveaux, donc de L1 à L5 :- Préparation du substrat : Le cœur ou le buildup précédent a déjà terminé la métallisation de L5 avec les pastilles d'atterrissage définies.
- Application du diélectrique : Un RCC, resin-coated copper, ou un prepreg est laminé sur L5 pour former le diélectrique L4-L5. Avec du RCC, l'épaisseur typique est de 40-80μm.
- Perçage laser : Un laser UV ou CO2 perce les microvias depuis la surface L4 jusqu'aux pastilles de L5. Le diamètre est généralement de 60-100μm en entrée et 40-60μm au fond, donc légèrement conique.
- Desmear et couche semence : Un plasma desmear nettoie le fond du via, puis un dépôt chimique de cuivre forme une couche conductrice de départ sur les parois et au fond.
- Remplissage cuivre : Le cuivre électrolytique remplit complètement le microvia au moyen d'une chimie de dépôt spécialement formulée avec additifs organiques, suppresseurs, accélérateurs et agents de nivellement, pour obtenir un remplissage bottom-up sans vides.
- Planarisation : Un polissage mécanique crée une surface plane, à ±5μm, pour servir de zone d'atterrissage au microvia suivant.
- Définition du motif : L'imagerie photolithographique et la gravure définissent le motif cuivre de L4.
- Répétition : Les étapes 2 à 7 sont répétées pour chaque couche suivante, L3, L2 puis L1.
Paramètres critiques du procédé
- Précision de perçage laser : Chaque microvia doit tomber dans un rayon de ±15-25μm autour du centre de la pastille remplie située en dessous. Des systèmes de reconnaissance de motifs s'alignent sur les fiducials de la couche fraîchement métallisée.
- Qualité du remplissage cuivre : Le moindre vide ou joint devient un site d'amorçage de fissure pendant les cycles thermiques. Le remplissage doit être totalement exempt de vides, avec un creux de surface inférieur ou égal à 5μm.
- Planarisation : La planéité doit rester dans ±5μm sur tout le panneau. Un polissage excessif expose le diélectrique ; un polissage insuffisant provoque des erreurs de profondeur lors du perçage laser de la couche suivante.
Il s'agit d'un PCB 20 couches Any-Layer HDI.
Le remplissage cuivre : la technologie critique
Le remplissage cuivre est le procédé le plus critique dans la fabrication des microvias empilés. Le remplissage doit être totalement exempt de vides, présenter une surface plane et une structure métallurgique saine afin de supporter le stress thermique des cycles de laminage suivants et du fonctionnement sur le terrain.Chimie du procédé de remplissage
Le remplissage cuivre utilise une chimie de dépôt spécialement formulée dans laquelle les accélérateurs se concentrent au fond du via, sur la surface concave, et augmentent localement la vitesse de dépôt ; les suppresseurs se concentrent en haut du via et sur le cuivre de champ et ralentissent la croissance ; les agents de nivellement lissent la surface au fur et à mesure du remplissage. Ce différentiel produit un remplissage bottom-up, qui ferme complètement le via sans piéger de vide.
Spécifications qualité du remplissage
| Paramètre | Spécification |
|---|---|
| Complétude du remplissage | 100% sans vide en coupe |
| Creux de surface, concavité | ≤5μm |
| Surépaisseur de surface, convexité | ≤10μm |
| Structure de grain du cuivre | Colonnaire ou équiaxe, sans vides laminaires |
| Peel strength sur surface remplie | ≥6 lb/in |
Les systèmes matériaux pour l'ELIC 20 couches
### Matériaux de buildupResin-Coated Copper, RCC / ABF : Matériau privilégié pour le buildup ELIC. Il offre le diélectrique le plus fin, 40-80μm, ne contient pas de renfort verre, ce qui facilite le perçage UV et produit des parois de via lisses. Les valeurs typiques sont Dk 3,3-3,5 et Df 0,005-0,010 à 1GHz.
Prepreg ultra-fin : Lorsque certaines couches de buildup exigent un renfort verre, des styles comme 1027 avec 28μm de verre ou 1017 avec 15μm peuvent encore être percés au laser. Les lasers CO2 gèrent environ 3mil de diélectrique renforcé verre, et les UV environ 2mil.
Exigences sur le matériau cœur
Le cœur doit survivre à plus de 10 cycles de presse à 180-200°C. Des matériaux avec Tg ≥180°C et Td ≥340°C sont donc obligatoires. Isola 370HR, Panasonic Megtron 6 et ITEQ IT-988SE sont des références éprouvées.
Feuille de cuivre
Les feuilles de cuivre ultra-fines de 9-12μm permettent la gravure de lignes fines jusqu'à 2,5/2,5mil. Pour les signaux haute vitesse au-delà de 10Gbps, les cuivres LP ou VLP, low profile et very low profile, avec Rz <3μm, réduisent aussi les pertes conductrices.
Les règles de conception pour l'Any-Layer HDI
| Paramètre | Standard | Avancé | | :--- | :--- | :--- | | Diamètre haut du microvia | 100μm | 75μm | | Diamètre bas du microvia | 60μm | 40μm | | Pastille de capture / cible | 250μm | 200μm | | Hauteur d'empilage, max. | 5 couches | 7 couches | | Largeur de piste mini | 3mil, 75μm | 2,5mil, 63μm | | Espacement mini | 3mil | 2,5mil | | Tolérance de registration par couche | ±25μm | ±15μm |Limites de hauteur d'empilage
En pratique industrielle, les microvias empilés sont limités à 5-6 couches pour une fiabilité standard. Chaque couche supplémentaire augmente le stress thermique cumulatif. Le microvia le plus bas d'un empilage 5 niveaux subit déjà 5 expositions thermiques pendant la construction, puis les refusions de l'assemblage. Les empilages de 7 couches ou plus imposent une chimie de remplissage renforcée, une planarisation optimisée et une qualification de fiabilité plus sévère, typiquement 300 cycles IST et plus au lieu de 200.
Impédance sur diélectriques minces
Les couches de buildup ELIC ont des diélectriques minces de 2-3mil, ce qui produit des microstrips ou striplines très couplées avec des largeurs de piste étroites pour 50Ω. Sur 2mil de RCC avec Dk 3,4, une microstrip 50Ω demande environ 3,0mil de largeur, soit déjà à la limite des capacités photolithographiques standard.
Pour des paires différentielles à 100Ω sur RCC mince, chaque piste descend autour de 2,0-2,5mil avec un espacement de 3-4mil. La production répétable de ces géométries exige du LDI, Laser Direct Imaging, plutôt qu'une exposition par photomasque classique, ainsi qu'une chimie de gravure adaptée pour contrôler la sous-gravure.
Budget de registration pour les microvias empilés
La registration est le contrôle géométrique le plus critique en Any-Layer HDI. Chaque couche de buildup ajoute ±15-25μm d'incertitude. Sur un empilage 5 niveaux, le décalage cumulé peut atteindre ±75-125μm :
| Hauteur d'empilage | Registration cumulée, pire cas | Pastille de capture mini requise |
|---|---|---|
| 2 niveaux | ±30-50μm | 200μm |
| 3 niveaux | ±45-75μm | 225μm |
| 4 niveaux | ±60-100μm | 250μm |
| 5 niveaux | ±75-125μm | 275μm |
| 6 niveaux | ±90-150μm | 300μm |
Des systèmes d'alignement globaux sur fiducials atteignent ±15μm par couche, ce qui réduit l'erreur cumulée d'un empilage 5 niveaux à ±75μm et rend possibles les pastilles de capture de 200μm nécessaires à l'échappement des BGA à pas fin.
Optimisation DFM pour le HDI 20 couches
Stratégie de dimensionnement des pads de vias : Utiliser des pads dégressifs, plus grands en surface L1 puis plus petits vers l'intérieur, afin de maximiser la densité de routage sur les couches internes où l'espace est le plus contraint.
Équilibrage cuivre sur chaque couche de buildup : Maintenir la densité de cuivre dans une fenêtre de ±15% entre L1 et L20 pour limiter le voilage. Les couches RCC sont particulièrement sensibles, car elles n'ont pas de renfort verre et dépendent beaucoup de l'équilibrage des contraintes cuivre pour leur stabilité dimensionnelle.
Utilisation du panneau : L'Any-Layer HDI offre une utilisation de panneau plus faible que les cartes conventionnelles, car il faut réserver de plus grandes bordures pour les coupons IST et le monitoring de procédé. Il faut l'intégrer dans le calcul du coût unitaire.
Design for test : Prévoir un accès test sur au moins deux couches externes. À 20 couches, l'accès par sondes ICT devient complexe. Pour les liaisons enfouies, il faut envisager un test fonctionnel avec boundary scan JTAG.
La structure de coût de l'Any-Layer HDI 20 couches
Comprendre les moteurs de coût aide les ingénieurs à choisir entre ELIC complet et solution hybride :
| Élément de coût | ELIC (10+10) | Hybride (5+10+5) | Standard 20L |
|---|---|---|---|
| Cycles de laminage | 18 | 10 | 2-3 |
| Cycles de perçage laser | 18 | 10 | 0-2 |
| Cycles de remplissage cuivre | 18 | 10 | 0 |
| Coût matière | Le plus élevé, RCC | Moyen | Le plus bas, FR-4 |
| Difficulté de registration | Extrême | Élevée | Standard |
| Rendement typique | 60-75% | 75-85% | 85-95% |
| Coût unitaire relatif au standard | 5-8× | 3-5× | 1× |
L'approche hybride 5+10+5 offre généralement le meilleur rapport prix/performance : connectivité Any-Layer là où l'échappement BGA la rend indispensable, donc en couches externes, et économie des vias traversants classiques là où elle suffit, donc dans le cœur.
Considérations de délai
Les prototypes ELIC complets en 20 couches demandent généralement 20 à 30 jours ouvrés, car chaque cycle de laminage prend 1 à 2 jours avec préparation, pressage et refroidissement. Les constructions hybrides, 5+10+5, ramènent le délai à 15-20 jours, car le cœur interne peut être fabriqué en parallèle de la préparation des couches externes. En volume, les délais s'améliorent encore lorsque les réglages de process sont amortis sur davantage de panneaux.
Les essais de fiabilité : IST et analyse des modes de défaillance
### IST, Interconnect Stress TestL'IST est le standard de référence pour la fiabilité des microvias HDI. Un coupon en chaîne relie tous les microvias empilés en série. Le coupon subit des cycles thermiques rapides, en général de la température ambiante à 150°C, environ 200 cycles par heure, tandis que la résistance est mesurée en continu. Une augmentation de résistance supérieure à 10% signale une défaillance.
Les exigences IPC imposent que les microvias empilés survivent à 200 cycles IST selon l'IPC-2315. HILPCB qualifie les lots de production à plus de 300 cycles pour garder une marge supplémentaire.
Modes de défaillance
| Mode | Mécanisme | Détection |
|---|---|---|
| Fissure de fût | Contrainte liée au mismatch de CTE | Coupe, IST |
| Séparation au fond | Remplissage incomplet ou mauvaise adhérence | Coupe, continuité |
| Fracture d'empilage | Contrainte cumulative dans la pile multicouche | Surveillance IST |
| Expansion de vide | Des microvides s'ouvrent pendant le refusion | X-ray, coupe |
Échantillonnage en coupe
Les cartes HDI 20 couches de production exigent un échantillonnage plus poussé. Le premier article reçoit un jeu complet de microsections sur toutes les configurations de vias uniques ; en production, un jeu par 50 panneaux est typiquement requis.
Les cartes 20 couches avec options haute fréquence et rigide-flex
### Constructions 20 couches haute fréquencePour les line cards réseau et les commutateurs data center transportant des SerDes 56G-112G, les cartes 20 couches peuvent utiliser un matériau cœur faibles pertes, comme Megtron 6, avec buildup RCC. Le cuivre VLP sur les couches de signaux rapides réduit la perte conductrice aux fréquences multi-GHz.
Rigide-flex en 20 couches
Les constructions rigide-flex 20 couches répondent aux systèmes médicaux et aérospatiaux ultra-compacts. Les couches flex, généralement 2 à 4, transportent les signaux entre sections rigides contenant l'empilage HDI 20 couches complet.
Passerelle vers le substrat IC
La capacité substrat IC de HILPCB prolonge le concept ELIC vers le packaging de grade semi-conducteur, avec process SAP fine-line jusqu'à 15-20μm de largeur/espacement.
Profondeur de maîtrise procédé : ce qui sépare l'ELIC de série de l'ELIC de prototypage
La chimie du bain de remplissage cuivre : la variable cachée
Le remplissage cuivre électrolytique repose sur un équilibre délicat entre trois familles d'additifs organiques : les accélérateurs, SPS soit bis(3-sulfopropyl) disulfide, les suppresseurs, PEG soit polyethylene glycol, et les agents de nivellement comme JGB, Janus Green B, ou d'autres formulations propriétaires. Ces additifs sont consommés pendant le dépôt et se dégradent chimiquement. Un bain capable de produire des remplissages parfaits au Jour 1 générera facilement 5 à 10% de vides au Jour 3 sans correction.
Pendant la production ELIC, HILPCB réalise une analyse CVS, Cyclic Voltammetric Stripping, toutes les 8 heures sur la chimie de remplissage. La concentration en accélérateurs est maintenue dans une fenêtre de ±5% autour de la cible, et le ratio suppresseur/leveler est ajusté sur la base de l'analyse en temps réel plutôt que sur un planning fixe. C'est cette rigueur analytique qui nous permet de maintenir une qualité de remplissage sans vide sur des productions de plusieurs semaines, là où beaucoup de fabricants capables de faire un prototype ELIC ne tiennent pas le niveau en volume.
Registration au perçage laser : précision sub-25μm
Chaque microvia empilé doit tomber dans une fenêtre de ±15-25μm autour du centre de la pastille remplie située en dessous. Sur un empilage 5 niveaux, l'erreur cumulée atteint ±75-125μm. Les systèmes de perçage UV de HILPCB utilisent la reconnaissance de motifs en temps réel pour aligner chaque nouveau via sur des fiducials de la surface tout juste métallisée. Nous atteignons ainsi ±18μm de précision de registration, ce qui maintient même les empilages 5 niveaux à l'intérieur des limites des capture pads.
Maîtrise de l'exposition thermique
Lorsque la cinquième couche de buildup est ajoutée de chaque côté, le cœur central a déjà subi plus de 10 cycles complets de laminage à 180-200°C. HILPCB contrôle donc l'intégrité du matériau cœur par mesure de Tg sur coupons dédiés aux cycles 5 et 10. Toute dérive de Tg supérieure à 5°C déclenche une investigation avant que les panneaux concernés ne poursuivent le buildup.
La fabrication HDI avancée chez HILPCB
L'Any-Layer HDI à 20 couches exige une discipline industrielle que peu d'usines PCB savent maintenir. Le processus de buildup séquentiel de HILPCB est surveillé par métrologie en ligne à chaque cycle de laminage, afin d'assurer la fiabilité des microvias empilés exigée par les acteurs de pointe du semi-conducteur et du networking.Any-Layer HDI, ELIC : Structures ELIC complètes et hybrides, telles que 5+10+5. Microvias empilés jusqu'à 6 couches avec remplissage cuivre.
Traitement des microvias : Perçage laser UV et CO2, remplissage cuivre électrolytique avec dimple ≤5μm, planarisation mécanique. Remplissage sans vide vérifié par X-ray et microsection.
Géométries fines : 2,5/2,5mil sur les couches buildup, 3/3mil sur le cœur. Feuille de cuivre ultra-fine 9-12μm à surface VLP.
Systèmes matériaux : RCC, ABF, prepreg ultra-fin, matériaux cœur high-Tg/high-Td et cuivre VLP.
Fiabilité : Essais IST, 200 cycles et plus en standard, 300 et plus disponibles, coupes sur toutes les configurations de vias uniques, choc thermique à 288°C en solder float sur 6 cycles. Conformité IPC-6012 Class 3 et IPC-2226 Type III.
Production : Prototypes NPI à partir de 10 jours ouvrés, production série avec traçabilité complète par lot, et assemblage SMT clé en main pour cartes peuplées.
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