Il routing PCB ad alta frequenza è il processo con cui requisiti elettrici di un'interfaccia RF o digitale vengono trasformati in regole verificabili per stack-up, topologia, impedenza, reference plane, transizioni, lunghezza, accoppiamento e perdita. Non inizia scegliendo una regola generica in mil o una frequenza arbitraria: inizia dal componente, dalla forma d'onda, dal canale completo e dal margine che il prodotto deve conservare.
Una traccia non diventa automaticamente critica oltre 100 MHz. Un clock relativamente lento con fronti rapidi può richiedere trattamento da linea di trasmissione, mentre un segnale a frequenza più alta ma confinato in un percorso molto corto può avere un rischio diverso. Il criterio utile confronta tempo di propagazione, rise/fall time o banda occupata, topologia, terminazioni e limiti del ricevitore.
Per il progettista, il risultato deve essere un constraint set tracciabile. Per NPI e test, deve esistere una catena tra simulazione, coupon, scheda prodotta e comportamento funzionale. Per procurement, l'RFQ deve rendere confrontabili materiale, processo, test, dati consegnati, responsabilità e costo delle modifiche.
In breve
- “Alta frequenza”, “RF” e “high-speed digital” non sono sinonimi: cambiano sorgente dei requisiti, modelli e misure di accettazione.
- La necessità di trattare una net come linea di trasmissione dipende soprattutto da edge rate o spettro utile, ritardo di propagazione, lunghezza elettrica, topologia e margine ammesso.
- Ogni valore numerico deve avere una fonte: data sheet, standard dell'interfaccia, simulation model, requirement di sistema o limite concordato con il fabbricante.
- Il constraint set deve distinguere impedenza, delay, intra-pair skew, inter-lane skew, uncoupled length, crosstalk, via, return path e topology; “matchare le lunghezze” non basta.
- Il channel budget comprende package, escape, PCB, via, protezioni, connettori, cavi e terminazioni. Ottimizzare solo la traccia può non recuperare il margine perso altrove.
- Stack-up e materiale vanno definiti con il fabbricante usando costruzione, metodo Dk/Df, roughness, rame finito, compensazione d'incisione e tolleranze reali.
- Pre-layout, post-layout e as-built rispondono a domande diverse; una simulazione non sostituisce la misura e una misura non è utile senza fixture, reference plane e limite.
- TDR localizza discontinuità nel dominio del tempo; VNA o S-parameter descrivono riflessione e trasmissione in frequenza; eye/BER e test funzionali verificano un'altra parte del rischio.
- Procurement deve confrontare offerte a parità di stack-up, materiali approvati, coupon, test, report, NRE, quantità, yield assumptions e change control.
Contenuti
- Distinguere RF e high-speed digital
- Decidere quando serve una linea di trasmissione
- Creare il worksheet delle net class
- Scegliere la topologia
- Definire stack-up e dati di fabbricazione
- Proteggere reference plane e return path
- Definire correttamente le coppie differenziali
- Allocare il channel budget
- Collegare pre-layout, post-layout e as-built
- Eseguire una review del layout
- Preparare l'handoff al fabbricante
- Scegliere TDR, VNA, eye/BER o test funzionale
- Gestire prototipo, NPI e modifiche
- Prevenire i failure mode più comuni
- Valutare il fornitore
- Confrontare costo e lead time
- Preparare un RFQ completo
- Definire il perimetro HILPCB
- FAQ
RF o high-speed digital: quale problema di routing stai risolvendo?
La prima decisione è classificare il segnale con il linguaggio della sua sorgente. Un percorso RF viene normalmente definito da frequenza portante, banda, potenza, rumore, linearità, matching, isolamento e parametri S. Un link digitale viene definito da edge rate, data rate, codifica, topology, timing, jitter, equalizzazione, mask, BER e channel specification. Entrambi usano strutture elettromagnetiche distribuite, ma non condividono automaticamente gli stessi criteri di accettazione.
| Classe | Input da ricevere | Rischi dominanti | Evidenza tipica |
|---|---|---|---|
| RF/microonde | banda, potenza, source/load impedance, matching, noise figure, linearità e isolamento | insertion/return loss, risonanze, accoppiamento, radiazione, stabilità e termica | EM simulation, S-parameter, power test, tuning e misura di sistema |
| Serial link digitale | PHY e revisione, data rate, encoding, channel mask, package, connector, equalizzazione e BER | loss, reflection, crosstalk, jitter, mode conversion e via resonance | channel simulation, S-parameter, eye/BER e conformance |
| Clock e controllo veloce | rise/fall time, fan-out, source impedance, load, topology e timing window | ringing, doppio clock, overshoot, skew e return-path discontinuity | pre/post-layout transient simulation e waveform measurement |
| Bus parallelo/memoria | controller e memory revision, topology, timing, setup/hold, strobe, loading e training | inter-bit skew, flight time, crosstalk, reference noise e topology error | timing/SI simulation, training log e functional margin test |
| Analogico a larga banda | bandwidth, gain/phase, noise, source/load network e stability | parasitics, feedback-loop coupling, return current e supply noise | AC/transient simulation, network/noise measurement e functional test |
La frequenza del clock o il data rate da soli non descrivono lo spettro che il routing deve trasportare. Per un digitale, i fronti determinano armoniche e sensibilità alle discontinuità; per un serial link, lo standard e il modello del PHY definiscono la banda e il margine utili. Per un RF, carrier e modulation bandwidth devono essere associati a potenza, matching e linearità.
La classificazione evita due errori costosi: applicare una regola RF generica a un bus digitale con topology e timing specifici, oppure ridurre un percorso RF a una semplice coppia “a impedenza controllata” senza launch, matching, shielding e test in frequenza.
Quando una traccia deve essere trattata come linea di trasmissione?
Una net richiede analisi distribuita quando il tempo impiegato dal segnale per attraversare l'interconnessione non è trascurabile rispetto al fronte o al periodo utile del fenomeno osservato. Non esiste un valore universale in MHz, perché cambiano velocità di propagazione, lunghezza, driver, carico, topology, termination e margine.
Usa questo processo:
- identifica il rise/fall time effettivo all'uscita del dispositivo, non solo la frequenza nominale;
- per RF o analogico a larga banda, definisci la frequenza massima significativa e la banda su cui devono valere loss e matching;
- calcola o simula il delay per unità di lunghezza con lo stack-up previsto;
- somma package, escape, trace, via, connector e cable che partecipano al percorso elettrico;
- confronta il ritardo one-way con il fronte, la timing window o la fase ammessa;
- valuta source/load impedance e termination: una linea disadattata è più sensibile di una linea correttamente terminata;
- assegna il metodo di verifica e il margine richiesto.
La relazione di base è semplice: t_pd = lunghezza × ritardo per unità di lunghezza. La decisione non finisce però nel calcolo. Una net corta con forte discontinuità può generare ringing; una net più lunga ma ben terminata può essere controllabile. Un multi-drop aggiunge stub e carichi, mentre un point-to-point offre un problema diverso anche a uguale lunghezza.
| Domanda | Se la risposta è sì | Azione |
|---|---|---|
| Il ritardo del percorso è significativo rispetto al fronte o alla timing window? | riflessioni e flight time possono cambiare il livello visto dal ricevitore | usa modello di transmission line e termination coerente |
| Esistono più carichi, diramazioni o stub? | topology e posizione dei carichi dominano la risposta | simula l'intera rete, non una sola traccia |
| Il percorso cambia layer, reference o geometria? | le transizioni possono creare discontinuità e mode conversion | includi via, anti-pad, return via e plane transition nel modello |
| Il link ha una mask di loss/return loss/crosstalk? | la geometria deve soddisfare un channel standard | assegna un budget a ogni segmento e verifica in frequenza |
| Il segnale è sensibile a fase, delay o skew? | la sola connettività non è sufficiente | controlla delay elettrico e non soltanto lunghezza CAD |
Come creare un worksheet di routing per ogni net class?
Il worksheet è il contratto tra system engineer, schematic designer, layout, SI, fabbricante e validation. Ogni vincolo deve indicare fonte, proprietario e prova. Se un valore non ha una fonte, è un'ipotesi da chiudere, non una regola pronta per il rilascio.
| Campo | Esempio di contenuto | Perché serve |
|---|---|---|
| Net class e membri | PCIe lane, clock fan-out, RF input, DDR byte lane | impedisce di applicare la regola alla net sbagliata |
| Source requirement | data sheet, standard, ICD, channel spec o analysis note | rende tracciabile il numero |
| Driver/receiver e package | part number, package, pin, IBIS/SPICE/S-parameter revision | lega layout e simulazione alla configurazione reale |
| Topology | point-to-point, fly-by, daisy-chain, multi-drop o star | definisce stub, termination e ordine dei carichi |
| Reference e layer | layer ammessi, reference plane, transition rule | protegge il return path |
| Impedance | single-ended/differential target e tolerance ownership | guida stack-up, geometria e coupon |
| Delay/skew | max flight time, intra-pair, inter-lane o byte-lane requirement | separa esigenze diverse di timing |
| Accoppiamento | spacing, parallelism, victim/aggressor class e crosstalk limit | collega clearance a un noise budget |
| Via/transition | numero, struttura, anti-pad, return-via pattern e stub limit | evita una regola “no via” non realistica |
| Loss/margin | insertion/return loss, channel budget o eye margin | rende visibile dove viene consumato il margine |
| DRC e review | regola CAD, eccezioni consentite, reviewer e report | trasforma l'intento in evidenza |
| As-built verification | coupon, TDR, VNA/S-parameter, eye/BER o functional test | collega il design alla scheda prodotta |
Il worksheet deve distinguere requisito e implementazione. Per esempio, “skew massimo ammesso dal receiver” è un requisito; “lunghezza fisica entro X” è una possibile implementazione che dipende da layer, package, via e delay locale. Se cambia stack-up, la regola di lunghezza può dover essere ricalcolata anche quando il requisito elettrico non cambia.
Point-to-point, fly-by o multi-drop: come scegliere la topologia?
La topologia viene scelta dall'architettura elettrica e dal protocollo, non dalla comodità del router. Ogni diramazione modifica impedenza, riflessioni e timing; il luogo della termination e l'ordine dei carichi possono essere parte della specifica.
| Topologia | Quando può essere adatta | Rischio principale | Domanda di verifica |
|---|---|---|---|
| Point-to-point | serial link, clock dedicato, analogico/RF tra due nodi | launch, via, connector e termination alle estremità | il channel completo mantiene loss, reflection e timing margin? |
| Daisy-chain | più ricevitori ordinati lungo una linea | carico progressivo e qualità dell'ultimo nodo | ordine, spacing e termination sono quelli del controller/device guide? |
| Fly-by | bus/memoria che lo prevede | relazione tra address/command, strobe e training | il timing è verificato con package e loading reali? |
| Multi-drop con stub | controllo o clock con più carichi | risonanza degli stub e riflessioni multiple | lunghezza e posizione degli stub sono modellate? |
| Star | distribuzione simmetrica quando supportata | discontinuità al punto di divisione e matching tra rami | splitter/driver e termination sono progettati per la star? |
Non convertire una topology definita dal vendor in un'altra senza aggiornare simulation model e validation plan. Una via o un test point può diventare uno stub; una resistenza di serie spostata dal source cambia la risposta; un componente di protezione aggiunge capacità. Questi elementi appartengono alla topology elettrica anche se il CAD li presenta come dettagli locali.
Come definire stack-up, materiale e geometrie con il fabbricante?
Lo stack-up deve essere chiuso prima del routing critico, perché determina impedenza, delay, coupling, loss, escape e producibilità. Un nome commerciale di laminato o un valore Dk sul data sheet non costituiscono da soli un modello sufficiente.
Richiedi e controlla:
- costruzione di core e prepreg, resin content e spessori pressati;
- metodo e frequenza dei valori Dk/Df usati per il field solver;
- rame iniziale e finito, plating e modello di copper roughness;
- solder mask e finitura quando influenzano la struttura;
- trace width/space dopo etch compensation, non soltanto il valore nominale CAD;
- glass style e orientamento quando weave e skew sono rilevanti;
- tolleranze di dielectric thickness, line width, registration e finished copper;
- regole per via, anti-pad, backdrill, fill/cap e sequential lamination, se realmente necessari;
- coupon, metodo di misura, quantità e formato dei risultati;
- materiale alternativo e processo di approvazione prima della sostituzione.
| Decisione | Input insufficiente | Input utilizzabile |
|---|---|---|
| Modello di impedenza | “FR-4, Dk 4” | construction, metodo Dk, frequency, resin content, copper e solder mask |
| Selezione low-loss | “segnale a 10 GHz” | channel length, loss mask, connector/package budget, roughness e margin |
| Via technology | “high speed” | fan-out, aspect ratio, layer transition, stub resonance e producibilità |
| Tolleranza | “impedenza precisa” | target, acceptance band, coupon geometry, sampling e report |
| Sostituzione | “equivalente del fornitore” | confronto elettrico/meccanico, simulation impact e approvazione cliente |
Un materiale con Df inferiore non garantisce automaticamente un channel migliore. La perdita totale include contributi dielettrici e conduttivi; una geometria più stretta, roughness più alta, transizioni peggiori o connector loss possono consumare il vantaggio. La PCB ad alta frequenza e la PCB high-speed sono quindi categorie di valutazione, non scorciatoie per scegliere uno stack-up.
Per una review focalizzata su geometrie, coupon e rilascio, consulta anche la revisione del design PCB a impedenza controllata e la guida alla documentazione dello stack-up.
Come verificare reference plane e return path durante il cambio layer?
Il return path fa parte del circuito. Quando una traccia cambia layer o attraversa un vuoto del reference plane, la corrente di ritorno deve trovare un percorso compatto verso il nuovo riferimento. Se devia, aumenta l'area del loop e possono crescere EMI, crosstalk, ground noise e mode conversion.
| Evento di routing | Check richiesto | Possibile controllo |
|---|---|---|
| Traccia sullo stesso layer/reference | piano continuo sotto il percorso e nessun void inatteso | plane review e field-solver geometry |
| Cambio layer con stesso ground reference | via di ritorno vicina e geometria coerente | signal/return via pair, anti-pad review e 3D model se critico |
| Cambio tra reference diversi | percorso AC definito tra i reference e corrente di ritorno controllata | stitching capacitor/via network secondo l'architettura, non aggiunta casuale |
| Attraversamento di plane split | evitare il crossing o ridisegnare il riferimento | reroute, plane change o bridge progettato |
| Passaggio vicino al bordo del piano | fringing e radiazione da valutare | keep-back basato su stack-up/EMC, non numero universale |
| Via field denso | rischio di creare slot nel piano | controllo anti-pad e continuità del rame |
Una ground via “vicina” non ha un valore universale: la distanza utile dipende da geometria, frequenza/spettro e anti-pad. Nei canali più critici, la transition va modellata insieme alle return via e ai piani. Nei segnali meno critici, una review geometrica e regole conservative possono essere sufficienti.
Quali vincoli servono davvero per una coppia differenziale?
Una coppia differenziale richiede più di due tracce parallele con uguale lunghezza CAD. Il receiver risponde alla componente differenziale e può essere disturbato da skew, asimmetria, uncoupled length, discontinuità e conversione differenziale-common mode.
Definisci separatamente:
- target e tolleranza di differential impedance e, quando utile, common-mode impedance;
- intra-pair skew ammesso dal link e metodo con cui package skew viene incluso;
- inter-lane skew o lane-to-clock relation, se prevista dall'interfaccia;
- lunghezza massima non accoppiata in breakout, componenti, via e connector launch;
- geometria e reference lungo bend, neck-down, pad, AC capacitor e transition;
- numero e simmetria delle via, anti-pad e return-via structure;
- aggressori ammessi, parallel run e crosstalk/mode-conversion limit;
- posizione del tuning e regola per evitare serpentine troppo accoppiate o concentrate;
- test point e probe access senza creare stub inaccettabili.
| Errore | Perché è insufficiente | Correzione |
|---|---|---|
| “Le due tracce hanno la stessa lunghezza” | layer, via, package e weave possono produrre delay diverso | verifica delay/skew elettrico sul percorso completo |
| “La distanza tra le tracce è sempre minima” | coupling e impedance cambiano con reference, breakout e connector | usa la geometria definita dallo stack-up e controlla le eccezioni |
| “Un serpentino risolve ogni mismatch” | può aumentare loss, coupling locale e discontinuità | tune vicino alla causa e verifica la forma d'onda |
| “Stesso numero di via significa transizioni uguali” | anti-pad, return via e ambiente locale possono differire | controlla simmetria tridimensionale e return path |
| “90 ohm vale per tutte le coppie” | ogni interface/revision ha target e mask propri | usa la specifica del PHY e il channel requirement corretto |
Come allocare il budget tra package, PCB, via, connettore e cavo?
Il channel budget è la ripartizione del margine elettrico tra tutti i segmenti attraversati dal segnale. Se il budget esiste solo per la traccia, il progetto può scoprire troppo tardi che package, protection device, connector o cable consumano la parte dominante.
| Segmento | Dati necessari | Output da controllare |
|---|---|---|
| Tx package/escape | package model, pin field, breakout e reference | loss, discontinuity, crosstalk e package skew |
| PCB route | stack-up, length, roughness, geometry e aggressori | insertion/return loss, delay e crosstalk |
| Via transition | barrel, pad, anti-pad, stub, return via e layer pair | resonance, impedance profile e mode conversion |
| Protection/AC coupling | package, pad, capacitance/ESR/ESL e placement | discontinuity e asymmetry |
| Connector/launch | vendor model, footprint, reference e mounting | return/insertion loss e conversione di modo |
| Cable/backplane | length, construction, connector pair e environment | channel loss, skew e crosstalk |
| Rx package/equalization | receiver model, CTLE/DFE setting e sensitivity | eye/BER margin e operating range |
Il budget deve dichiarare frequenza o unit interval, temperature/voltage/process corners, modellazione delle perdite e margine residuo. La domanda non è “possiamo usare FR-4?”, ma “questa costruzione, con questo rame e questa lunghezza, lascia margine dopo package, via, connector e cable?”.
Backdrill, HDI, blind via o materiale low-loss sono decisioni di budget. Si introducono quando recuperano il margine necessario o risolvono fan-out/density; non perché il progetto contiene genericamente segnali in gigahertz.
Pre-layout, post-layout e as-built: quali evidenze servono?
Le tre fasi chiudono rischi diversi. Saltarne una può spostare un errore economico verso la fase più costosa.
| Fase | Domanda | Modello o campione | Evidenza di uscita |
|---|---|---|---|
| Pre-layout | topology, termination, stack-up e budget hanno margine? | schematic network, package, proposed stack-up e representative interconnect | constraint worksheet, topology decision e margin report |
| Post-layout | il layout reale rispetta l'intento e le eccezioni sono accettabili? | extracted routes, vias, planes, components e aggressori | DRC, exception list, SI/EM report e release approval |
| As-built coupon | il processo ha prodotto geometry/impedance coerenti? | coupon correlato allo stack-up e al lotto | TDR/microsection/material record secondo piano |
| As-built product | il channel reale mantiene le prestazioni richieste? | scheda, connector, fixture, firmware e operating mode | S-parameter, eye/BER, waveform o functional margin report |
Una simulazione favorevole non dimostra che il materiale, l'incisione o il drill prodotti corrispondano al modello. Un coupon conforme non dimostra automaticamente che ogni launch, via e connector del prodotto sia corretto. Un test funzionale “pass” può non misurare il margine. Il piano deve dichiarare che cosa dimostra ogni evidenza e che cosa resta fuori dal suo perimetro.
Quali controlli deve includere la review del layout?
La review utile segue le net class e registra le eccezioni. Un semplice DRC verde non prova che le regole derivino dalla specifica corretta né che reference e topology siano coerenti.
Review per ogni net class
- membership corretta e nessuna net critica rimasta nella classe default;
- layer e reference plane ammessi;
- impedance geometry e neck-down documentati;
- placement/escape coerenti con il modello;
- topology, branch e termination nella posizione prevista;
- length, delay, skew e uncoupled length separati per requisito;
- spacing e parallelism valutati rispetto agli aggressori reali;
- via count, stub, anti-pad, return via e plane transition;
- connector, protection component e test point inclusi nel channel;
- eccezioni con owner, motivazione, analysis evidence e approvazione.
Review di sistema
- stack-up approvato dal fabbricante e sincronizzato con il CAD;
- piani continui, void, splits e via fields controllati;
- clock, RF, switch node e high-current loop separati secondo i coupling path;
- sensitive analog, feedback e reference routing protetti;
- test access compatibile con la banda e senza stub non modellati;
- manufacturing tolerances incluse nei worst-case, non solo geometry nominale;
- file di output, drill, netlist e drawing coerenti con la stessa revisione.
Ogni review deve produrre un elenco chiuso di finding, decisioni ed evidenze. “Il fabbricante farà DFM” non sostituisce la review elettrica: DFM verifica la producibilità dei file e del processo concordato, mentre il team prodotto possiede intent, topology e performance del channel.
Che cosa consegnare al fabbricante oltre ai Gerber o ODB++?
L'handoff deve rendere impossibile sostituire silenziosamente una decisione elettrica con una soluzione di processo non equivalente. I file immagine o database descrivono il rame, ma non sempre spiegano il motivo o il limite di accettazione.
Includi:
- data set di fabbricazione con revisione e checksum o release manifest;
- approved stack-up con costruzione, materiali e alternative consentite;
- impedance table con net class, layer, structure, target e tolerance;
- note su Dk/Df method, copper roughness e model assumptions;
- finished copper, dielectric e line-width expectations;
- via table, fill/cap/backdrill requirement e residual-stub acceptance se applicabile;
- coupon design o responsabilità di generazione, correlazione alle strutture e sampling;
- metodo TDR o altro test, report fields e gestione dei fail;
- microsection, electrical test, material CoC o altri deliverable concordati;
- regola per CAM edits, stack-up change, material substitution e deviation approval;
- collegamento tra panel/lot, coupon result, board serial o date code quando richiesto.
La PCB multistrato deve essere quotata sullo stack-up reale. Se il fabbricante propone una costruzione alternativa, il team elettrico deve rivalutare impedance, delay, loss, skew e producibilità prima dell'approvazione.
TDR, VNA, eye diagram o BER: quale misura usare?
Ogni misura risponde a una domanda diversa. Scegliere “TDR al 100%” come formula generica può aggiungere costo senza dimostrare il requisito che interessa, oppure può lasciare scoperto il comportamento in frequenza o funzionale.
| Metodo | Che cosa mostra | Punti di forza | Limiti da dichiarare |
|---|---|---|---|
| TDR | profilo di impedenza e posizione temporale delle discontinuità | localizza trace, via, launch, connector e open/short; utile per coupon | risoluzione dipende da bandwidth/rise time; non misura da solo BER o full frequency response |
| TDT | trasmissione nel dominio del tempo | osserva delay e waveform attraverso il DUT | richiede riferimenti, setup e interpretazione coerenti |
| VNA/S-parameter | reflection, insertion loss, crosstalk e conversione di modo in frequenza | confronta il channel con mask e modelli | richiede calibration, fixture/launch model e de-embedding corretti |
| Eye/BER | margine del link con transmitter/receiver e pattern definiti | lega il channel al comportamento digitale | dipende da PHY, equalization, pattern, firmware e test time |
| Oscilloscopio | waveform, timing, ringing, overshoot e jitter su nodi accessibili | utile per clock, control e debug | probing può alterare il nodo; bandwidth e reference devono essere adeguati |
| Functional test | il prodotto esegue la funzione nel punto provato | utile per produzione e integrazione | un pass binario può non mostrare il margine o il failure mechanism |
Per TDR e VNA definisci DUT, launch, fixture, connector, cable, reference plane, calibration, de-embedding, bandwidth, averaging, window/gating e acceptance limit. Il coupon deve rappresentare la struttura che intende controllare; se usa layer, geometria o ambiente diverso dalla route di prodotto, la correlazione va dimostrata.
Per una trattazione dedicata, consulta il test TDR dei PCB. Nel piano di accettazione, indica anche chi possiede fixture, calibration standard, raw data, analysis script e decisione sul fail.
Come gestire prototipo, NPI e modifiche senza perdere la correlazione?
Il primo lotto deve essere uno strumento di apprendimento controllato. Se stack-up, materiale, route, BOM, firmware e test non sono legati alla stessa configurazione, un risultato positivo o negativo non può essere riutilizzato con sicurezza.
| Gate | Evidenza minima | Decisione |
|---|---|---|
| Constraint freeze | worksheet approvato, stack-up proposto, models e open assumptions | autorizzare il detailed routing |
| Layout release | DRC, review finding chiusi, post-layout analysis ed eccezioni firmate | autorizzare i file di fabbricazione |
| First article | stack-up as-built, material/lot record, coupon, microsection e assembly deviations | autorizzare debug e caratterizzazione |
| Correlation build | confronto model-coupon-product, TDR/VNA/functional evidence e root cause | aggiornare model e process window |
| Pilot release | yield, test coverage, repair data, process capability applicabile e change list | autorizzare volume limitato |
| Production release | baseline congelata, supplier control plan, revalidation rule e retained data | autorizzare produzione seriale |
Ogni ECO deve essere classificata per impatto. Una sostituzione di materiale, glass style, copper foil, stack-up, drill, connector, protection device, package, PCB supplier o firmware/equalization può riaprire analysis e validation. La regola non deve essere “ripetere tutto” né “non ripetere nulla”: deve collegare il cambiamento ai failure mode e alle evidenze interessate.
Quali failure mode collegano routing, produzione e test?
Una tabella sintomo-causa-evidenza accelera il debug e impedisce di attribuire ogni problema alla “signal integrity” in modo generico.
| Sintomo | Cause possibili | Evidenza discriminante | Prevenzione |
|---|---|---|---|
| Ringing o doppia commutazione | source/load mismatch, termination, stub o probe setup | waveform in più punti e TDR del percorso | topology/termination simulation e test point controllato |
| Eye ridotto o BER intermittente | loss, reflection, crosstalk, jitter, connector o equalization | S-parameter più eye/BER su corner definiti | channel budget e correlation plan |
| Skew oltre limite | layer delay, package, via, weave o tuning locale | extracted delay e measurement correlation | vincolo elettrico, route symmetry e glass strategy se necessaria |
| Emissione anomala | return-path detour, plane split, common-mode conversion o cable launch | near-field/pre-compliance più review dei piani | return-path matrix e transition design |
| Coupon conforme ma prodotto instabile | coupon non rappresentativo, launch/via/connector fuori dal coupon | TDR/VNA del product channel | correlazione coupon-prodotto e product test mirato |
| Lotto diverso dal prototipo | material/construction substitution, etch o plating shift | as-built stack-up, lot data e coupon trend | approved material list e change notification |
| Fail solo a temperatura | Dk/Df, loss, driver edge, connector o component behavior | test termico con waveform/S-parameter/BER | corner modeling e mission-profile validation |
| Fail dopo rework | pad/via damage, component asymmetry o solder joint | X-ray/microsection più electrical comparison | rework limit, process qualification e traceability |
Come verificare un fornitore per PCB ad alta frequenza?
Non chiedere soltanto “fate impedance control?”. Chiedi quale parte del processo viene calcolata, misurata, registrata e consegnata per il tuo stack-up.
Verifica per iscritto:
- chi propone e chi approva stack-up e impedance geometry;
- quali material constructions e copper foils sono disponibili per la data/quantità richiesta;
- quale metodo Dk/Df e roughness model viene usato nei calcoli;
- come vengono gestiti etch compensation, finished copper e press thickness;
- come sono progettati e correlati i coupon;
- quali strumenti, calibration status, bandwidth e report fields sono previsti;
- sampling per panel/lot e reaction plan per risultati fuori limite;
- capacità reali per via, fill/cap, backdrill o sequential lamination richiesti;
- controllo di material substitution, CAM edit e process deviation;
- formato di stack-up as-built, TDR data, microsection e nonconformity report;
- retention, lot traceability e collegamento ai seriali, se richiesto;
- attività escluse: electrical design, channel simulation, connector/fixture test o final product validation.
Una risposta con capability table generica non sostituisce la review dei file. Il fabbricante può confermare processi e deliverable solo dopo aver valutato stack-up, panel, geometry, tolleranze, quantità e test.
Quali scelte di routing aumentano costo e lead time?
Il costo non cresce perché una scheda è chiamata “high frequency”, ma per processi, materiali, tolleranze, test e rischio di yield richiesti dalla soluzione concreta.
| Driver | Perché incide | Come ridurlo senza perdere margine |
|---|---|---|
| Materiale speciale o costruzione rara | acquisto, MOQ, disponibilità e press cycle | usare low-loss solo dove il budget lo richiede e approvare alternative prima |
| Line/space o registration stretti | riducono process window e yield | migliorare placement/fan-out o aumentare area quando possibile |
| Sequential lamination/HDI | aggiunge cicli, drill, fill e ispezioni | usarla per escape/density dimostrati, non come default |
| Backdrill o stub limit severo | programmazione drill, profondità e controllo | ottimizzare layer assignment e via span prima di aggiungere il processo |
| Tolleranza di impedenza stretta | aumenta controllo, coupon e rischio di scarto | derivare la banda dal channel margin e chiarire sampling |
| Test broadband o fixture dedicata | strumenti, calibration, engineering e cycle time | testare le strutture/rischi critici con piano mirato |
| Molte varianti di stack-up | frammentano acquisto e process learning | standardizzare famiglie approvate quando elettricamente equivalenti |
| ECO tardiva | riapre CAM, materiali, fixture e validation | congelare constraint e responsibility prima del routing dettagliato |
Procurement deve separare unit price, material adder, CAM/engineering NRE, coupon/test, fixture, expedited service, documentation e revalidation. Due offerte con prezzi diversi possono includere perimetri diversi; senza normalizzazione, il confronto non è tecnico né commerciale.
Che cosa deve contenere un RFQ per routing PCB ad alta frequenza?
Un RFQ completo riduce assunzioni, domande tardive e confronti falsi. Fornisci almeno:
File e configurazione
- Gerber/ODB++/IPC-2581, drill, netlist, fab drawing e revision manifest;
- schematico o estratto utile alla review delle net critiche;
- board dimensions, panel constraints e quantità per prototipo, pilot e volume;
- net-class worksheet e constraint export;
- stack-up proposto e layer assignment.
Requisiti elettrici e materiali
- interface/PHY e revisioni rilevanti;
- impedance table con layer, structure, target e acceptance band;
- loss, delay, skew, crosstalk o channel requirement applicabili;
- approved material/construction e alternative soggette ad approvazione;
- Dk/Df method, copper roughness e model assumptions richiesti;
- via/backdrill/fill/cap e coupon requirements.
Verifica e documenti
- electrical test, TDR, VNA/S-parameter, microsection o product test richiesti;
- DUT, fixture, reference plane, calibration/de-embedding e limit definition;
- sampling per panel/lot, raw data, report format e retention;
- stack-up as-built, material CoC, lot traceability e deviation report;
- first-article review e reaction plan per nonconformity.
Condizioni commerciali
- quantità e delivery split per fase;
- target date, forecast e ramp assumptions;
- quotazione separata per materiale, processi speciali, NRE, coupon/test e documentazione;
- MOQ, tooling ownership, quote validity e expedite option;
- change-notification, material substitution e revalidation responsibility;
- shipping, packaging, Incoterm e destinazione.
Chiedi al fornitore di elencare assunzioni, eccezioni e attività fuori perimetro. Una quotazione che dice soltanto “controlled impedance included” non definisce tolerance, coupon, sampling, report o gestione del fail.
Quale perimetro può valutare HILPCB?
HILPCB può valutare una PCB high-speed, RF, multistrato o HDI sulla base dei file reali, dello stack-up, delle net class, dei materiali, delle tolleranze, delle quantità e del piano di verifica. La fattibilità di geometrie, via, backdrill, impedance control, coupon, test e documentazione viene confermata dopo la review e nel preventivo.
Per ottenere una risposta utile, invia:
- release data coerente e fab drawing;
- proposed stack-up e impedance table;
- net class critiche e interface revision;
- material/roughness/model assumptions;
- via e backdrill details;
- coupon, sampling, test e report richiesti;
- quantità per NPI e produzione;
- target date, alternative consentite e change-control rules.
La review di fabbricazione può identificare incompatibilità tra geometry, material construction e process window. La proprietà del circuit design, del channel model, della conformità dell'interfaccia e della validazione del prodotto resta al team responsabile, salvo un perimetro di engineering definito separatamente.
Domande frequenti sul routing PCB ad alta frequenza
Sopra quale frequenza una traccia PCB diventa una linea di trasmissione?
Non esiste una soglia universale. Occorre confrontare il delay del percorso con rise/fall time, timing window o fase utile, considerando source/load impedance, termination e topology. Anche un clock a frequenza moderata può essere critico se i fronti sono rapidi.
Frequenza del clock e data rate bastano per definire i vincoli?
No. Per il digitale servono almeno edge rate, interface revision, topology, package, receiver limits ed equalizzazione. Per RF servono carrier, banda, potenza, matching e metriche come insertion e return loss. Il numero nominale non descrive il channel completo.
Tutte le net high-speed richiedono impedenza controllata?
Non automaticamente. La necessità dipende da lunghezza elettrica, driver/load, reflection margin e funzione. Le net che richiedono un target devono essere identificate nel worksheet e collegate a una geometria e a un metodo di accettazione.
Una regola 3W è sufficiente per evitare il crosstalk?
No. Il crosstalk dipende da stack-up, distanza dal reference, parallel run, edge rate, victim sensitivity e layer adjacency. La spacing rule deve derivare da un noise budget o da una simulazione rappresentativa, non da un moltiplicatore universale.
Quanto devono essere matchate le lunghezze di una coppia differenziale?
Quanto richiesto dal limite di intra-pair skew dell'interfaccia e del receiver, includendo package, via, layer e uncoupled segment. Un valore fisso in mil non è valido per ogni protocollo e stack-up.
È sempre meglio accoppiare molto strettamente una coppia differenziale?
No. Il coupling deve essere coerente con differential impedance, manufacturability, breakout e common-mode behavior. Una spaziatura minima può rendere la geometria sensibile alle tolleranze o creare problemi nelle transizioni; la scelta va modellata sullo stack-up reale.
Quando serve il backdrill?
Quando lo stub della via consuma un margine significativo di reflection/loss o crea una risonanza nella banda utile, e quando layer assignment o una via diversa non risolvono il problema in modo migliore. Non si seleziona da una soglia GHz generica.
Un materiale low-loss è sempre necessario per un PCB high-speed?
No. Serve quando il channel budget dimostra che materiale, roughness e lunghezza della costruzione standard non lasciano margine sufficiente. Per percorsi corti o link meno esigenti, una costruzione più comune può offrire costo, disponibilità e process window migliori.
Il valore Dk del data sheet può essere inserito direttamente nel field solver?
Solo dopo aver verificato metodo di misura, frequenza, resin content, construction e correlazione del fabbricante. Dk e Df cambiano con metodo e costruzione; il modello deve rappresentare il materiale e il processo effettivamente quotati.
Che differenza c'è tra TDR e VNA per un PCB?
Il TDR mostra riflessioni e discontinuità rispetto al tempo, quindi aiuta a localizzarle lungo il percorso. Il VNA misura parametri di riflessione e trasmissione in frequenza. Entrambi richiedono calibration, fixture e reference plane definiti; nessuno dei due sostituisce da solo eye/BER o test funzionale.
Un coupon TDR conforme garantisce che il prodotto funzioni?
No. Il coupon può dimostrare la coerenza di una struttura fabbricata, ma può non includere package, product via, connector, protection device o aggressori. Serve una correlazione dichiarata e, quando il rischio lo richiede, una verifica del channel di prodotto.
Quali dati servono per quotare un PCB ad alta frequenza?
Servono file di fabbricazione, stack-up, impedance/net-class table, material assumptions, via e backdrill details, coupon/test/report requirements, quantità, date e change rules. Senza questi input il fornitore deve fare assunzioni che rendono le offerte difficili da confrontare.
Conclusione: ogni regola deve avere fonte, proprietario e prova
Un routing robusto non nasce da una lista di numeri copiati da un altro progetto. Nasce da una catena controllata: classificare il segnale, derivare le net class, scegliere topology e stack-up, modellare il channel, revisionare il layout, trasferire l'intento al fabbricante e correlare il risultato as-built con la misura adatta.
Questa catena crea valore per tutti i ruoli. Il progettista sa perché una regola esiste e quando può autorizzare un'eccezione. NPI e validation sanno quale evidenza chiude ogni rischio. Procurement confronta offerte equivalenti e distingue una capability dichiarata da un deliverable verificabile. Il risultato non è soltanto una PCB “ad alta frequenza”, ma una configurazione producibile con requisiti, responsabilità e criteri di accettazione chiari.