Kontrollpunkte beim Routing von 112G SerDes-Kanälen: Budget, Backdrilling, Lagenaufbau und Validierung

Welche Prioritäten Engineering-Teams beim Routing von 112G SerDes-Kanälen setzen

Beim Routing von 112G SerDes-Kanälen steht für Engineering-Teams typischerweise nicht anfangs die Länge einzelner Leiterbahnen im Vordergrund, sondern die Aufteilung des gesamten Kanalbudgets, kritische Strukturübergänge und Fertigungstoleranzfenster. Bei KI-Servern, Switches, Beschleunigerkarten und Plattformen mit Hochgeschwindigkeitsmodulen sind die tatsächlichen Erfolgsfaktoren für das erste Prototypenmuster der BGA-Fanout, die Via-Übergänge, das Backdrilling, die Eigenschaften der Steckverbinder und die Stackup-Materialien. Viele Projekte geraten genau dann ins Stocken, wenn Risiken spät auftreten – und zwar nicht in der Mitte der längsten Leiterbahnen, sondern an diesen kritischen Übergangspunkten.

Validierungsverzeichnis

1. Wo gehen Margen in einem 112G Kanalbudget zuerst verloren?
2. Warum BGA-Fanouts und Via-Übergänge bei 112G die Margen aufbrauchen
3. Warum Backdrilling-Strategien vor dem Layoutabschluss feststehen müssen
4. Wie Stackup, Materialien und Kupferrauheit gemeinsam die Verluste beeinflussen
5. Warum Connector-Launches und Referenzebenen zusammen geprüft werden müssen
6. Etablierung geschlossener DFM-Validierungszyklen für 112G-Kanäle
7. Häufig gestellte Fragen (FAQ)
8. Nächste Schritte: Pre-Engineering und Validierung von 112G-Kanälen starten

Überblick über die DFM-Prüfung beim 112G SerDes-Routing

Wo gehen Margen in einem 112G Kanalbudget zuerst verloren?

In einem 112G-Projekt hängen die ersten Abzüge im Signalbudget selten nur von der längsten Leiterbahn ab, sondern oft von der kumulativen Wirkung mehrerer struktureller Anomalien, lokaler Reflexionen und Modenwandlungen. In 112G-PAM4-Strecken können Teams ohne flächendeckende Kartierung fälschlicherweise auf einen ausreichenden Headroom schließen, weil sie den Pfad als „kurz" einschätzen – und dabei unterschätzen, wie schnell Abweichungen in BGA-Fanouts und Lagewechseln die Marge bereits kompromittiert haben.

Technische öffentliche Dokumente ordnen die Diskussion über 112G-PAM4-Kanäle bei Nyquist-Frequenzen um 28 GHz und Baudraten von 56 GBd (z. B. OIF CEI-112G) ein. Auf Server-Klassen-Boards treten die Dämpfungsprobleme hier auf:

• Breakout-Bereich und BGA-Fanout (Leiterbahnverjüngungen, Anti-Pad-Clearances usw.).
• Interne Übergänge und Unwuchten durch Via-Stubs.
• Verbindungsdiskontinuitäten in der Nähe von Launches und hochdichten Sockets.
• Abweichungen von den berechneten Verlusten durch dielektrische Absorption oder tiefe Kupferrauheit auf mittleren und langen Strecken.
• Unterbrechungen der Referenzebene und durch Befestigungsisolierungen oder zu stark verdichtetes Routing induzierte Schleifen.

Ein korrektes Vorgehen in einem 112G-Design bedeutet also, zunächst die Budgets für Package, Via-Übergänge und Connector-Launch-Zonen aufzuschlüsseln und festzulegen, was bereits zu Beginn der Strategiedefinition fixiert werden muss.

Warum BGA-Fanouts und Via-Übergänge bei 112G die Margen aufbrauchen

BGA-Breakouts und Via-Übergänge verbrauchen einen unverhältnismäßig großen Anteil der 112G-SerDes-Margen, weil sie empfindliche Übergänge konzentrieren: drastische Breitenänderungen, Lagewechsel auf geteilte Referenzen und eine diskontinuierliche Kontrolle der charakteristischen Impedanz. Physisch messen sie nur wenige Millimeter, doch die verursachten frequenzabhängigen Verluste und Modenwandlungen sind erbarmungslos.

Um die Routing-Regeln für 112G-SerDes-Kanäle korrekt anzuwenden, müssen die technischen Prüfungen des Teams darauf abzielen festzustellen, dass:

• Die Breakout-Pattern keine übermäßigen Verjüngungen (extreme Neck-downs) oder redundante Lagewechsel erfordern.
• Via-Durchmesser und Clearance-Toleranzen die Impedanzmitte des Dielektrikums der Zone einhalten.
• Die iterative Häufung von Übergängen durch Durchkontaktierungen zwischen verschiedenen Lagen vermieden wird.
• Toleranzen bei Endplattierungen, Bohrlochabmessungen (Drill Hole) und Layer-Offsets mit einem realen und tragfähigen DFM-Parameter des Herstellers übereinstimmen.
• Die Gesamtwirkung der strukturellen Entkopplungen im Footprint-Bereich unter Einbeziehung der Package-Modelle ko-simuliert wurde.

Die Abweichung der Leistung auf physischen PCBs von den simulierten Ergebnissen resultiert selten aus Fehlern der Werkzeuge, sondern aus dem Versäumnis, diese „idealen" Punkte mit den korrekten Fertigungstoleranzen in die analytischen Gleichungen einzubeziehen. Modelle und Branchenstandards (z. B. OIF-CEI-05.3) unterstreichen die zerstörerische Wirkung dieser kurzen, aber instabilen Abweichungen.

Warum Backdrilling-Strategien vor dem Layoutabschluss feststehen müssen

Das Backdrilling nach Abschluss des Routings zu implementieren, ist bei 112G-Designs keine gesunde Option, da eine teilweise Bohrung die residuale Stub-Resonanzstruktur verändert und mit kumulativen Toleranzen verbunden ist. Eine Erklärung in den finalen Dateien bewirkt keine Wunder: Wenn Lagen, Bohrtiefe, Stub-Rest und der kupferfreie Raum nicht bestimmt sind, bleiben Emissionen und Pfadintegrität hohem Risiko ausgesetzt.

Bei Architekturen, die durch Regeln für Backdrill-Prozesse gesteuert werden, umfasst die Risikobegrenzung, dass:

• Akzeptable Verlustparameter unter Bewertung der Gesamtstärke des Panels und der aktiven Lagen definiert werden.
• Eine genaue Abgrenzung der Pfade existiert, die blinde Bohrungen erfordern, und derer, die als unempfindlich gelten, für die ein Durchgangsvia ausreicht.
• Definierte Tiefen, vorgesehene DFM-Toleranzen und physikalische Grenzen in die Release-Dokumente (Stackup/Bohrplan) einfließen.
• Kongruenz an den Schnittstellen mit der umgebenden Ebene (Anti-Pad-Dimensionierung) besteht.
• Lokale Impedanz-Coupons während der Fertigung der ersten Stücke belegen, dass die Regeln und die CNC-Maschinen das Setup bestanden haben.

Kurz gesagt: Backdrilling einzubeziehen bedeutet, eine Entscheidung auszulösen, die kritisch die SI-Verantwortlichen und die CAM-Verantwortlichen des PCB-Herstellers betrifft – es ist nicht zulässig, sie nachträglich am abgelieferten Layout umzufunktionieren.

Wie Stackup, Materialien und Kupferrauheit gemeinsam die Verluste beeinflussen

Das Verlustprofil bei 112G stellt eine Bilanz dar, die eine Integration der strukturellen Stackup-Architektur mit der thermischen Absorption der dielektrischen Harze und der typischen Rauheit der Kupferfolienoberfläche durch den Skin-Effekt kombiniert. Nahe 28 GHz riskiert das Ignorieren eines instabilen Materialmix oder der physischen Veränderung durch den Pressvorgang im Laminationsprozess eine vollständige Abweichung von den Datenblattversprechen.

Wer Budget und Stackup für High-Speed-112G-SerDes analysiert, sollte Folgendes prüfen:

• Die Annäherung an die maximalen Verschlechterungsgrenzen der Mid- oder Low-Loss-Materialklasse in Abhängigkeit vom Routing-Schema.
• Dass Harzfamilien mit den garantierten Betriebsgrenzen der High-Speed-PCB-Dienstleistungen in der Fertigung übereinstimmen.
• Wie unterschiedliche Oberflächenbehandlungen (HVLP, RTF) die Abweichung von der idealen Leitung bei hohen Leistungen direkt beeinflussen.
• Den Einfluss der Glas-Harz-Matrix auf die homogene Verteilung, die Ursache für Impedanzmikroabweichungen und Intra-Skew in benachbarten Lagen.
• Die Konstanz und quantitative Rückverfolgbarkeit sowohl in der Lieferkette für große Volumina als auch bei den ersten Analysen.

Eine belastbare Kombination aus Low-Loss-Material geht über „Datenblattwerte" hinaus: Sie erfordert stabile Einfügungsfenster selbst bei Serienstreuung ohne Budgetüberschreitung. Nicht umsonst bestätigen auch die Grundannahmen des IPC-6012 Endorsement Program das auf realer Zuverlässigkeit in starren Panels basierende Ziel.

Warum Connector-Launches und Referenzebenen zusammen geprüft werden müssen

Die Inspektion der Patterning für die Hochfrequenzeinspeisung in Steckverbinder unter gleichzeitiger Ignorierung des umgebenden durchgehenden Substratkontexts ist eine Quelle unerwünschter Rückflüsse beim Transfer. Ein Großteil des Rauschens entsteht nicht durch die dem Bauteil zugeordneten physischen Footprints, sondern als Reaktion auf die komplexe Nachbarschaft mit Schild-Clearances, Niveauunterschieden im BGA-Fanout und erzwungenen Änderungen der Massestrom-Pfade.

Bei der Untersuchung fortgeschrittener Multilayer-PCB-Architekturen konzentriert sich eine korrekte Prüfungsstrategie auf:

• Die Aktualisierung der Dichte des Launch-nahen Netzes zusammen mit der Kalibrierung der Anti-Pads.
• Die Gewährleistung, dass bei differenziellen Paaren mit symmetrischer Impedanz das Routing parallel verläuft, ohne über Massebrüche oder gemeinsame Bereiche zu stolpern.
• Die Erkundung von Bohrungen, Via-Kühlkörpern und unplatinierten Langlöchern, die perfekte Schließungen durch Referenzströme verhindern.
• Die synoptische Integration an der Hardware-Installationsstelle bei der Schnittstelle mit der Via-Konvertierung der Packages.
• Die vollständige Extraktion der Architektur in einer SI-Full-Wave-Simulation unter Berücksichtigung der dimensionalen Abweichung in den Ebenen vor und nach der Bestückung bei hoher Impedanz.

Viele Ketten versagen, wenn „die Abstände gut aussahen", aufgrund der abrupten Isolierung, die genau am finalen Übergang am Connectoreingang entsteht.

Etablierung geschlossener DFM-Validierungszyklen für 112G-Kanäle

Die tatsächliche Verifikation für ein DFM-orientiertes 112G-PAM4-Projekt besteht in der Einführung präventiver Maßnahmen, die durch die Ausbeuten im ersten Fertigungslos belegt sind: eine auf Daten und Rückmeldungen basierende Prüfung und nicht eine Segmentierung der Fertigungskette. Funktionstests im Bring-up schließen eine retroaktive und kombinierte Nachverfolgung kontrollierter Bohrgrenzen sowie die chemische und impedanzmetrische Wiederholbarkeit auf dedizierten Test-Coupons nicht aus – gewährleistet innerhalb eines kontinuierlichen Validierungszyklus.

Ideale Audits umfassen:

1. Substrat-Strukturmanagement: Festlegung von Materialfamilien, Kupferbeschichtungen und dielektrischen Substraten, gebunden durch kontrollierte Impedanzbereiche, die an Positionen für messbare Coupons integrierbar sind.
2. Querschnittliche Definition von Bohrungen & Stubs: Zuweisung der Netze, die ausschließlich der Bohrungserweiterung dienen, sowie der korrekten Vorschubtoleranzen für die Bohrspantiefe im DFM.
3. Gemeinsamer Ansatz für Connector-Breakout: Untersuchung der via-interconnected Komponente auf doppelter Frequenzebene in Kombination mit der SI-Prüfung unter physischer Schirmabschirmung in der Gerber-Release-Phase.
4. Validierung mit S-Parameter und TDR-Sweep: Tests an Rohdaten und Korrelationen zwischen einzelner nackter Platine und bestücktem Bauteil unter hoher Dichte.
5. Finale Handoff-Set: Homogene Archivierung zwischen den Kriterien aus dem Leitfaden zur Stackup-Extraktion, den Methoden zur Gerber-Dateigenerierung und in Übereinstimmung mit der Integrität der PCB-Release-Pakete.
6. Zuverlässigkeitskartierung über Lose: Aufbau gekreuzter Matrizen für Tests auf Komponentenebene und die Zuverlässigkeit bei physischen Tests während mehrkanaliger Aufträge.

Ein Engineering ohne Test-/Verifikations-Loop wird sich in endlosen und erschöpfenden Zyklen wiederfinden, um Vorserien zu reparieren, nachzubessern und neu zu liefern, bevor überhaupt eine stabile Linie Volumenausbeute und erwarteten ROI sichert.

Häufig gestellte Fragen (FAQ)

Q: Gibt es eine zwingende Vorgabe für den Einsatz von Ultra-Low-Loss-Harzen und -Kernen auf 112G-Boards?

A: Absolut nicht in Gänze. Der Technologiesprung muss mit Bilanzen für Gesamtnetzlängen, Anzahl der Relais-Komponenten, TX/RX-Isolationsqualität der Chips und angemessenen finanziellen Ressourcen für die betreffende Strecke einhergehen. Oft liefert eine Medium-Loss-Materialklasse ausreichende Margen bei direkten Links, wenn sie mit robusten SI-Berechnungen einhergeht – sie darf jedoch nicht als Kaltwertschätzung ohne physische Prüfung der am Prüfstand absorbierten Margen angenommen werden.

Q: Halten Sie Backdrill-Bearbeitungen immer für notwendig, sobald der Standard 112G PAM4 auftaucht?

A: Keineswegs. Die Variablen, auf die die Identifikation anzuwenden ist, bleiben die Rohpanel-Abmessungen, die Substratmischung des Netzes und – als äußerst einflussreicher Nebenaspekt – die zerstörerische Größe der Antennenberechnung bei fester Länge im Feldrückkehrpunkt (Resonance Reflection) des vom Link ungenutzten Stubs. Definieren Sie eher strenge Auswahlregeln als eine generelle pauschale Anwendbarkeit.

Q: Wenn die gerouteten Differenzialkanäle die gleiche Länge exakt einhalten, habe ich dann das 112G-System in vollständiger passiver Sicherheit in Betrieb?

A: Die Längengleichheit testet Kanäle hoher Bandbreite wie das 112G-Streaming überhaupt nicht. Darüber hinaus bestimmen Asymmetrien und parasitäre Überlagerungen beim Start im Package-Frame (BGA), Verzerrungen durch tiefe Rück-Vias und eine lokalisierte Verzerrung an den Einpress- und Löt-Footprints außen die tatsächlichen Bruchpunkte.

Q: Woraus resultiert die gesamte Diskrepanz zwischen einer erfolgreichen Software-Engineering-Prüfung, die während der Hardware-Vorserienanalysen auf hochdicht integrierter Platine (Bring-Up) zu einem systemischen Alarm wird?

A: Erhebliche Diskrepanzen haben ihre Natur stets in der vom Simulator konzeptionell ausgelassenen Fertigungstoleranz – wie etwa die Abriebwirksamkeit bei hohen Frequenzen in Abhängigkeit von der verwendeten chemischen Endoberfläche oder leichte Abweichungen des Stempels und der Positionierung. All diese Abweichungen bleiben von Validierungstests ausgeschlossen, wenn die vordefinierten empirischen Inspektionsparameter des Herstellers an separaten Coupons für kontrollierte Impedanz nicht in die extrahierten Berechnungen einfließen.

Q: Welche kritischen, blockierenden Elemente müssen vor dem endgültigen CAM-Release eines 112G-SerDes-Boards „versiegelt" sein?

A: Es sind kategorisch nach System- und Layer-Verwendung definierte Verlustbudget-Matrizen zu schließen. Bestätigen Sie vollständige Pläne für den Stack der einzusetzenden Dielektrika einschließlich HV-Folien, legen Sie strenge Beschränkungen für CNC-Backdrill und die zugehörigen Profile und Antennen-Rückführ-Aufspaltungen fest und etablieren Sie analytische Pläne zur Inspektion an differenzierten Coupons nach dem Release im TDR-Limit-Test.

Nächste Schritte: Pre-Engineering und Validierung von 112G-Kanälen starten

Wenn ein technisches Team Module, optische Arrays oder Datenserver mit PAM4-/112G-SerDes-Backbone aufbaut, geht es nicht darum, online nur zu fragen, „ob man die Zertifizierung zur Lieferung besitzt", sondern sofort solide präventive Engineering-Workflows aufzubauen, die vor den klassischen Defiziten schützen. Es empfiehlt sich, zur Prüfung vorzubereiten:

• Gerber-Pläne zusammen mit den entsprechenden ODB++-Modellen, implementiert mit Kalkulationsblättern für den impedanzdefinierten Stackup.
• Aufteilung in Zonen (Package vs. internes Routing vs. Launches) und Gravur-Verarbeitungen für schwere Komponenten in Backdrill oder Convert-Arrays.
• Coupons zur Erfassung von TDR-SI-Parametern, als Matrix aufzubauen.

Diese geteilt mit der Bibliothek für Routing-Grenzen bei 112G und der Kalibrierung an den Basisdokumentationen zur Absorptionsberechnung in Schichten für das SerDes-Budget, zu den konkreten HDI- und High-Speed-Bestückungsfertigungsoptionen kombiniert mit den Basis-Frameworks zu den fortschrittlichen Systemen der Präzision in Backdrill-Prozessfähigkeiten unterscheiden vorsichtige empirische Angaben von den realen Kompetenzen, die einen R&D-Zyklus bis zur Volumenproduktion im Massenmarkt steuern.

Um eine DFM-Review zu erhalten oder präventive Verfahren zur Anpassung der SerDes-Kanäle und zur Machbarkeit der Substratmargen für das einzubringende Los zu aktivieren, kontaktieren Sie direkt das PCB-Engineering-Team.

Erweiterte Dokumentation und DFM-Richtlinien:

• DFM-Einschränkungen beim 112G-SerDes-Routing
• Budgetzuweisungen für Stackups bei 112G-PAM4-Frequenzen
• Darstellung der Vorteile und Prozesse in der Backdrill-Toleranz
• Anforderungen und Richtlinien zur Gerber-Datenexport
• Übergabestandards und Handoff an die Produktion bei empfindlichen Schaltungen