Un Xilinx VU13P est livré dans un boîtier de 52,5 × 52,5 mm contenant 4 641 billes BGA. Chaque bille nécessite une voie d'échappement (escape route) dégagée vers une couche de routage interne, un condensateur de découplage à moins de 2 mm, ou une connexion via vers un plan d'alimentation délivrant du courant avec une tolérance de ±25,5 mV sur un rail de 0,85 V. La fiche technique du FPGA indique ce que le silicium peut faire. Le PCB détermine s'il le fait réellement — et s'il faudra une ou quatre itérations (spins) pour y parvenir.
Les cartes FPGA se situent à l'intersection de trois disciplines d'ingénierie qui se croisent rarement dans d'autres produits. Le problème de l'échappement BGA est un puzzle géométrique limité par la technologie de perçage et l'économie du nombre de couches. Le réseau de distribution d'énergie (PDN) est un problème de conception électromagnétique nécessitant un contrôle de l'impédance depuis le courant continu (DC) jusqu'à 500 MHz. Les canaux de l'émetteur-récepteur (transceiver) relèvent de l'ingénierie des lignes de transmission à une fréquence de Nyquist de plus de 14 GHz. Se tromper sur un seul de ces points ne dégrade pas les performances progressivement — cela provoque des pannes matérielles (hard failures). Une résonance de talon (stub) de via à 12 GHz ferme complètement le diagramme de l'œil (eye diagram). Une anti-résonance du PDN à la mauvaise fréquence amplifie le bruit au lieu de le supprimer. Une scission (split) dans le plan de masse sous une paire différentielle de 25 Gbps réfléchit suffisamment d'énergie pour corrompre chaque bit.
HILPCB fabrique des cartes FPGA allant des plates-formes d'évaluation à 4 couches jusqu'aux cartes de production à 64 couches, avec lamination séquentielle pour le routage d'échappement HDI, une tolérance d'impédance à ±5 %, et du back-drilling (perçage arrière) pour les canaux de transceiver multi-gigabits. Notre fabrication prend en charge l'ensemble de la gamme de complexité — des cartes d'évaluation Lattice ECP5 jusqu'aux plates-formes de calcul AMD Versal Premium.
Menu de Navigation
- Échappement BGA : La Décision qui Détermine le Nombre de Couches
- Réseau de Distribution d'Énergie (PDN) pour 15+ Rails de Tension
- Ingénierie des Canaux d'Émetteur-Récepteur à plus de 28 Gbps
- Routage de l'Interface Mémoire DDR
- Gestion Thermique à 75+ Watts
- Configuration, JTAG et Mise en Route (Bring-Up) de la Carte
- Du Prototype à la Production
Échappement BGA : La Décision qui Détermine le Nombre de Couches
Le boîtier BGA définit tout ce qui suit. Le nombre de couches, la technologie des vias, le coût des matériaux et les délais de fabrication découlent tous du nombre de billes devant s'échapper et à quel pas (pitch). Un concepteur qui commence le routage avant d'avoir résolu la stratégie d'échappement gaspille des semaines d'efforts lorsque le nombre de couches s'avère incorrect.
Stratégie d'Échappement par Pas du Boîtier (Pitch)
- Boîtiers au Pas de 1,0 mm : Épanouissement "Dog-bone" (en os de chien) utilisant des vias traversants (through-hole) de 0,3 mm de perçage et 0,5 mm de pastille. Une piste passe entre les pastilles de vias adjacentes avec une règle trace/espace de 4/4 mil. Les deux anneaux extérieurs des pastilles BGA s'échappent sur les couches de signal supérieure et inférieure. Les rangées intérieures descendent par les vias vers les couches de signal internes. Un composant à 500 broches s'échappe généralement sur 10 à 12 couches. Un composant à 1 500 broches au pas de 1,0 mm nécessite 14 à 16 couches avec une planification minutieuse des champs de vias pour éviter de bloquer les canaux de routage internes.
- Boîtiers au Pas de 0,8 mm : Les vias traversants consomment trop d'espace entre les pastilles — il n'y a pas assez de place pour router une piste entre deux pastilles de via adjacentes avec des tailles de perçage standard. La conception de PCB HDI avec des micro-vias percés au laser (diamètre de 0,1 mm, se posant sur la pastille BGA elle-même) permet l'échappement depuis les rangées les plus internes sans consommer d'espace de routage interne. Les micro-vias empilés (stacked) (couche 1→2, 2→3) permettent d'accéder aux couches de routage plus profondes depuis les rangées BGA intérieures.
- Construction Séquentielle (Sequential Build-Up) : HILPCB prend en charge jusqu'à quatre cycles de lamination séquentielle. Chaque cycle ajoute deux couches avec des connexions micro-vias alignées à la couche inférieure — nécessaires lorsque plus de 2 000 billes au pas de 0,8 mm exigent un routage d'échappement complet. Le processus séquentiel ajoute 3 à 5 jours par cycle au délai de fabrication et augmente le coût d'environ 15 à 25 % par étape de construction.
- Construction Via-in-Pad (Via dans la Pastille) : Les micro-vias se trouvant directement sur les pastilles BGA éliminent les talons (stubs) d'épanouissement "dog-bone", économisent de l'espace de routage et réduisent l'inductance parasite sur les chemins d'alimentation. Le via doit être rempli et planarisé pour présenter une surface plane (coplanarité <25 µm) permettant de former un joint de soudure BGA fiable. Le processus via-in-pad rempli de cuivre de HILPCB atteint constamment cette spécification sur des PCB multicouches (multilayer) allant jusqu'à 64 couches.
- Ordre de Routage d'Échappement : Les billes d'alimentation (Power) et de masse (Ground) s'échappent en premier (elles se connectent à des plans, non à des pistes routées). Ensuite, les paires d'émetteurs-récepteurs à haute vitesse s'échappent (elles ont besoin des chemins les plus courts et les plus propres). Enfin, les E/S générales s'échappent en dernier — ces signaux tolèrent des pistes plus longues et des changements de couche sans dégradation des performances.
Réseau de Distribution d'Énergie (PDN) pour 15+ Rails de Tension
Un composant Xilinx UltraScale+ nécessite VCCINT (0,85 V à plus de 40 A), VCCBRAM (0,85 V), VCCAUX (1,8 V), de multiples banques VCCO (1,2 V, 1,5 V, 1,8 V, 2,5 V, ou 3,3 V selon le standard d'E/S), et des alimentations de transceiver — MGTAVCC (0,9 V), MGTAVTT (1,2 V), MGTVCCAUX (1,8 V). Cela représente 10 à 15 rails de tension distincts, chacun ayant ses propres exigences en matière de régulation, de filtrage et de distribution.
Construction du PDN
- Paires de Plans Dédiés (Plane Pairs) : Des plans entièrement en cuivre pour VCCINT et sa masse de retour sur des couches adjacentes. Avec un espacement diélectrique de 4 mil et un Dk ≈ 4,2, la capacité de la paire de plans est d'environ 25 pF/cm² — fournissant un découplage efficace au-dessus de 100 MHz sans composants discrets. Cette capacité inter-plans est le contournement (bypass) principal à haute fréquence — elle réagit plus rapidement que n'importe quel condensateur discret car il n'y a pas d'inductance de montage. HILPCB contrôle l'épaisseur du diélectrique à ±10 % (±0,4 mil sur une cible de 4 mil) pour s'assurer que la capacité conçue soit atteinte en production.
- Stratégie des Condensateurs de Découplage : La note d'application sur l'intégrité de l'alimentation du fournisseur de FPGA spécifie généralement plus de 200 condensateurs sur l'empreinte BGA — un mélange de 100 nF, 1 µF, et 10 µF dans des boîtiers 0201 et 0402. Priorité de placement : le montage via-in-pad au dos de la carte, directement sous les billes d'alimentation BGA, fournit la boucle de courant la plus courte possible vers la puce (die). L'inductance de montage de chaque condensateur (généralement 0,3–0,8 nH selon la géométrie de la pastille et la structure du via) détermine sa plage de fréquence effective. Le profil d'impédance complet du PDN — du DC à 500 MHz — doit rester en dessous de l'impédance cible (Ztarget = Vcore × ondulation% / Imax_transient) sur l'ensemble de la plage de fréquences.
- Gestion de la Chute de Tension (IR Drop) : À 40 A sur un rail de 0,85 V, même 5 mΩ de résistance DC entre la sortie du VRM et la puce FPGA font chuter la tension de 200 mV — ce qui consomme l'intégralité du budget de tolérance de tension avant même que le moindre bruit AC ne soit pris en compte. L'aire du plan d'alimentation, le nombre de vias entre la sortie du régulateur et le champ de billes d'alimentation du FPGA, le poids du cuivre (1 oz en interne, 2 oz en externe en général), et la forme du plan (en évitant les goulets d'étranglement étroits) contribuent tous à la résistance DC. HILPCB fournit une uniformité du poids du cuivre dans une marge de ±10 % et fournit des données de résistance à partir de coupons de test pour les géométries critiques de plans de puissance.
- Gestion des Plans Divisés (Split Plane) : Les tensions des banques d'E/S (1,8 V, 2,5 V, 3,3 V) partagent souvent des couches internes sous forme de plans divisés (split planes) afin de conserver le nombre de couches. Les frontières des divisions doivent être planifiées avec soin — aucun signal haute vitesse ne doit croiser un espace de division (split gap), car le courant de retour dans le plan de référence ne peut pas traverser cet espace. Il doit contourner la frontière, créant ainsi une large boucle qui génère des interférences électromagnétiques (EMI) et dégrade l'intégrité du signal. Lorsque des signaux doivent traverser entre les domaines de tension, des condensateurs de pont (bridge capacitors, 100 nF) placés au point de croisement fournissent un chemin de retour local.
- Isolation de l'Alimentation du Transceiver : Les alimentations de l'émetteur-récepteur MGT (MGTAVCC, MGTAVTT) nécessitent une régulation dédiée — elles ne doivent pas être prélevées sur le plan principal VCCINT. Le bruit d'alimentation sur la PLL de l'émetteur-récepteur module directement l'horloge récupérée, ce qui se traduit par une augmentation de la gigue (jitter) sur la liaison série. Il convient d'utiliser des LDO séparés ou des canaux de commutation dédiés avec une ondulation (ripple) de sortie ≤1 mVrms (10 kHz–20 MHz) pour les alimentations des transceivers.
Ingénierie des Canaux d'Émetteur-Récepteur à plus de 28 Gbps
Les émetteurs-récepteurs GTH et GTY sur les composants AMD/Xilinx, et GX sur Intel Agilex — fonctionnent entre 12,5 et 32,75 Gbps par voie (lane) en utilisant l'encodage NRZ. À 28 Gbps, la fréquence de Nyquist est de 14 GHz. La 5ème harmonique du débit binaire s'étend jusqu'à 70 GHz. Le canal PCB depuis la pastille BGA du FPGA, via la transition de vias, la piste sur la carte, une autre transition de vias, jusqu'au connecteur ou au second composant, doit présenter une perte d'insertion se situant dans les limites de capacité d'égalisation du récepteur et une perte de retour (return loss) inférieure à -10 dB sur toute la bande de fréquences.
Exigences pour la Conception des Canaux
- Stratifiés à Faibles Pertes (Low-Loss Laminates) : Le FR-4 standard, avec un Df ≈ 0,020 à 10 GHz, introduit environ 1,0 dB/pouce de perte d'insertion à 14 GHz sur une géométrie microruban (microstrip) typique. Sur une piste de 6 pouces, cela représente 6 dB de perte due uniquement à la diélectrique — plus la perte du conducteur, la perte due à la transition des vias et celle du connecteur. Le budget total de canal pour une liaison NRZ à 28 Gbps est généralement de 15–20 dB au Nyquist. Le Megtron 6 (Df = 0,004) ou l'Isola I-Speed (Df = 0,009) réduisent la perte diélectrique de 3 à 5 fois par rapport au FR-4 standard, en maintenant la contribution du PCB dans sa part allouée du budget de perte de canal. Le coût du matériel est de 3 à 5 fois celui du FR-4 standard, mais l'alternative est un canal non fonctionnel qu'aucune égalisation ne pourra récupérer.
- Rugosité du Cuivre (Copper Foil Roughness) : À 14 GHz, l'épaisseur de peau (skin depth) dans le cuivre est d'environ 0,55 µm. Une feuille de cuivre standard électrodéposée (electrodeposited copper) présente une rugosité quadratique moyenne (Rq) de 1,5 à 2,0 µm — ce qui est nettement supérieur à l'épaisseur de peau. Le courant circulant sur ces crêtes parcourt un chemin effectif plus long, augmentant la perte due au conducteur de 30 à 60 % par rapport à une surface théoriquement lisse. Les feuilles de cuivre HVLP (Hyper Very Low Profile) avec un Rq < 0,5 µm permettent de réduire cette perte excédentaire. HILPCB stocke des options de feuilles HVLP et peut les utiliser sur les couches de signaux des transceivers, tout en utilisant du cuivre standard sur les couches non critiques afin de maîtriser les coûts.
- Back-Drilling des Talons de Vias (Via Stubs) : Un via traversant standard dans une carte de 2,4 mm d'épaisseur crée un talon (via stub) — la portion inutilisée du fût (barrel) en dessous de la couche de signal — qui agit comme une ligne de transmission non terminée. Un stub de 60 mil (1,5 mm) crée une résonance quart d'onde (quarter-wave resonance) à environ 12 GHz, produisant une encoche profonde dans la perte d'insertion du canal qui referme le diagramme de l'œil à 28 Gbps. Le back-drilling supprime la portion de fût inutilisée, réduisant ainsi la longueur du stub à 5–10 mils. Le processus de back-drill de HILPCB contrôle la longueur du stub à ±5 mils en utilisant un perçage à profondeur contrôlée avec mesure laser en retour. Une analyse par coupe transversale sur des coupons de qualification permet de vérifier la profondeur du stub par lot de production.
- Règles de Routage pour les Paires Différentielles : Le biais (skew) intra-paire <5 ps (correspondant à une différence de longueur d'environ 0,7 mm). Biais inter-paires au sein d'un canal multi-lane <10 ps. Impédance cible de 85 Ω ou 100 Ω différentiel — déterminée par le standard E/S, et non par préférence du concepteur. La géométrie de la piste (largeur, espacement, épaisseur du diélectrique par rapport au plan de référence) doit rester constante le long de toute la piste — tout changement de plan de référence lors d'un passage de couche exige des vias de liaison de masse (ground stitching vias) dans un rayon de 0,5 mm autour des vias de signal pour maintenir la continuité du chemin de retour.
- Optimisation de la Transition des Vias : Le passage de vias depuis une piste en surface vers une couche interne introduit une inductance parasite (généralement 50–80 pH pour un via traversant standard) et une capacité (de l'anti-pad vers le cuivre de masse environnant). Les vias de masse entourant le via de signal dans une disposition quasi-coaxiale — 3 à 4 vias de masse à un rayon de 0,5 mm du via de signal — réduisent l'inductance de transition à <30 pH et améliorent la perte de retour de 3 à 5 dB à 14 GHz. La revue DFM de HILPCB vérifie la géométrie de transition des vias par rapport au budget de perte de retour du canal et recommande des dimensions optimales pour les anti-pads.
Routage de l'Interface Mémoire DDR
La plupart des conceptions de FPGA intègrent des interfaces mémoire DDR4 ou DDR5. La DDR4 à 2 400 MT/s (horloge à 1 200 MHz) requiert un équilibrage adresse/commande (address/command) à ±5 ps près par groupe d'octets, et un équilibrage DQ à DQS à ±2,5 ps par ligne d'octet (byte lane). La DDR5 renforce encore ces exigences et ajoute de la complexité avec la terminaison sur la puce (ODT).
Pratiques d'Agencement de la Mémoire
- Stratégie de Placement de la Mémoire : Placez les composants de mémoire le plus près possible du FPGA. Chaque pouce supplémentaire de piste ajoute environ 150 ps de temps de propagation et 0,3 dB de perte d'insertion (insertion loss) aux débits de données de la DDR4. Pour la DDR4 avec deux rangées (ranks) de mémoire, c'est la topologie (fly-by pour l'adresse/la commande, T-branch ou fly-by pour les données) qui détermine le placement optimal. L'examen DFM de HILPCB permet d'identifier les problèmes de placement avant même le début du routage.
- Routage sur la Même Couche avec une Référence Cohérente : L'ensemble des signaux DQ d'une voie d'octets (byte lane) doit être routé sur la même couche du PCB, en se référant au même plan de masse. Les changements de couche au sein d'une byte lane introduisent un déséquilibre (skew dû à un décalage du délai via) et des discontinuités d'impédance que l'ajustement par serpentins (serpentine tuning) ne peut pas entièrement compenser. Si un changement de couche s'avère inévitable, tous les signaux de la byte lane doivent effectuer cette transition au même endroit.
- Isolation de l'Alimentation : Le VDDQ (1,2 V pour la DDR4, 1,1 V pour la DDR5) doit se trouver sur un plan dédié, séparé physiquement et électriquement de VCCINT. Le bruit de commutation du cœur du FPGA qui se couple dans le VDDQ via un plan en cuivre partagé ou par des connexions de vias part shared se manifeste par des erreurs de bits dépendantes des données. Une perle de ferrite (ferrite bead) ou un filtre LC en sortie du régulateur VDDQ assure cette isolation. Chaque composant mémoire bénéficie d'un découplage local de 100 nF + 10 µF à moins de 3 mm de ses broches d'alimentation.
- Minimisation des Serpentins (Serpentine Tuning) : L'ajout de serpentins pour l'équilibrage des longueurs augmente la perte d'insertion et consomme de la surface de routage. Placez la mémoire à proximité et effectuez un routage direct — l'ajustement devrait compenser un déséquilibre résiduel de 1 à 3 mm, et non combler une différence de longueur de 50 mm. L'amplitude des serpentins doit être ≤ 3 fois la largeur de la piste pour éviter l'auto-couplage (self-coupling) entre les boucles, ce qui crée des discontinuités d'impédance localisées.
- Placement des Résistances de Terminaison : La DDR4 recourt à la terminaison sur puce (ODT) pour les signaux de données, mais les signaux de commande/adresse peuvent faire appel à une terminaison externe. Les réseaux de résistances de terminaison se placent à l'extrémité (far end) de la chaîne de bus d'adresses en fly-by, tout près du dernier dispositif mémoire. Placer la résistance après le dernier composant — et non entre les composants — empêche les réflexions de corrompre les signaux aux emplacements de mémoire intermédiaires.
Gestion Thermique à 75+ Watts
Un Versal Premium pleinement exploité dissipe plus de 75 W. Même un Artix-7 de milieu de gamme peut générer de 5 à 10 W dans un boîtier compact sans pad thermique exposé. Le PCB offre à la fois la plateforme de montage mécanique et constitue un élément essentiel du cheminement thermique.
Approches de l'Ingénierie Thermique
- Réseaux de Vias Thermiques (Thermal Via Arrays) : Situés sous le pad thermique exposé du FPGA — avec un perçage de 0,3 mm et un pas de 1,0 mm, remplis de cuivre. Une matrice typique de plus de 100 vias offre une résistance thermique d'environ 10 à 15 °C/W à travers un PCB de 1,6 mm. Les vias ouverts (non remplis) ont une résistance thermique 2 à 3 fois plus élevée en raison de la présence d'air dans le fût. Le processus de via rempli de cuivre de HILPCB permet d'obtenir une proportion de vides (void content) inférieure à 10 %, ce qui est vérifié par une coupe transversale sur des panneaux de qualification.
- Diffusion Thermique dans les Plans Internes (Heat Spreading) : Les plans en cuivre de l'alimentation et de la masse remplissent une double fonction — la distribution électrique et la conduction thermique latérale. Un plan de cuivre de 1 oz présente une conductivité thermique d'environ 390 W/m·K (contre 0,3 W/m·K pour un substrat FR-4). Ces plans conduisent la chaleur depuis l'empreinte du FPGA vers des zones plus fraîches de la carte où elle peut être dissipée par des éléments de montage ou par convection.
- Inserts en Pièce de Cuivre (Copper Coins) : Dans le cas d'applications avec refroidissement par conduction (environnements militaires, aérospatiaux, ou industriels renforcés), HILPCB enfonce à la presse des pions de cuivre usinés (coins) dans des cavités fraisées à l'intérieur du stratifié PCB, directement sous le FPGA. Cette pièce de cuivre offre une résistance thermique inférieure à 1 °C/W à travers la carte — soit 10 fois mieux qu'un réseau de vias standard. Disponible pour des cartes allant jusqu'à 64 couches.
- Précautions pour le Montage du Dissipateur Thermique (Heatsink) : Un grand dissipateur boulonné à travers la carte exerce une force mécanique qui, sur une carte fine ou flexible, engendre une répartition inégale de la pression. Cela se traduit par des espaces dans la pâte thermique et par l'apparition de points chauds (hot spots). Les cartes dotées de 12 couches ou plus et de multiples plans de cuivre offrent une rigidité mécanique adéquate (déflexion >1 mm sous une charge ponctuelle de 10 N) permettant de répartir de façon homogène la pression de serrage du dissipateur. Les dissipateurs thermiques fixés par broches à ressort ou par vis avec une compression calibrée procurent une pression de contact plus constante par rapport aux refroidisseurs passifs à clips.
Configuration, JTAG et Mise en Route (Bring-Up) de la Carte
Le FPGA doit être configuré à partir d'une mémoire externe (SPI flash, BPI NOR ou via SelectMAP) lors de chaque mise sous tension. Les circuits de configuration et la chaîne de débogage JTAG exigent une attention particulière de la part du PCB, attention souvent négligée lors du routage haute vitesse, mais qui provoque des défaillances critiques au moment de la mise en route (bring-up).
Routage de Configuration et de Débogage
- Pull-Ups/Downs des Broches de Mode (Mode Pin) : Le mode de démarrage (boot) du FPGA est défini par les niveaux de tension de certaines broches lors de la mise sous tension (power-up). Des valeurs de résistance erronées, des résistances manquantes ou des broches laissées flottantes peuvent faire basculer le FPGA dans un mode de configuration non prévu. Les broches de mode doivent être équipées de solides résistances de tirage (pull-up ou pull-down) (généralement 4,7 kΩ) placées à moins de 5 mm du FPGA — et non pas à l'autre bout d'une longue piste risquant de capter du bruit lors du transitoire de mise sous tension.
- Routage de la Flash de Configuration : La configuration SPI fonctionnant jusqu'à 108 MHz (mode x4 sur Xilinx) exige des pistes à impédance contrôlée entre le FPGA et le composant flash. L'intégrité du signal d'horloge s'avère critique — les oscillations (ringing) sur la broche SCK peuvent doubler l'horloge sur la flash et corrompre le flux binaire (bitstream). Une résistance de terminaison en série (33 Ω) doit se trouver sur la broche de sortie d'horloge du FPGA, placée à moins de 5 mm de la broche.
- Intégrité de la Chaîne JTAG : Sur les cartes multi-FPGA, la chaîne JTAG (TDI→TDO→TCK→TMS) nécessite une planification rigoureuse avec une terminaison en série (typ. 33 Ω) proche du pilote (driver) pour prévenir les réflexions pour des fréquences TCK atteignant 66 MHz. Afin de garantir l'immunité au bruit, les signaux JTAG doivent être routés sur les couches internes, en prévoyant des vias de raccordement à la masse (ground stitching vias) lors de chaque changement de couche.
- Séquençage d'Alimentation (Power Sequencing) : La majorité des FPGA nécessite un ordre de mise sous tension bien défini — typiquement VCCINT en premier, suivi de VCCAUX, puis VCCO. Le PCB doit assister le circuit de séquençage (circuit intégré de gestion de l'alimentation ou séquenceur discret) au moyen d'un découplage approprié et par le routage des signaux d'activation (enable). Un mauvais séquençage peut entraîner des problèmes de verrouillage (latch-up) ou occasionner des dommages au FPGA.
Du Prototype à la Production
Les programmes FPGA suivent généralement les étapes de prototype, de pilote et de production en série. Chaque phase possède ses priorités, mais maintenir la constance des matériaux et des procédés tout au long du cycle empêche le problème récurrent d'un design opérationnel sur des prototypes, mais défaillant lors de la production sur des panneaux présentant des tolérances de Dk plus strictes ou d'un traitement de surface en cuivre différent.
Assistance au Programme
- Prototypage : De 5 à 20 cartes avec un délai de 7 à 10 jours. Les mêmes matériaux et procédés que ceux de la production sont employés. Une révision de l'empilement des couches (stack-up) et la modélisation de l'impédance se font avant le début du routage. Un rapport DFM signale les problèmes potentiels avant de réaliser le premier article.
- Production Pilote : De 50 à 500 cartes avec une inspection formelle du premier article (First Article Inspection) — comprenant des mesures dimensionnelles, une analyse micrographique, des données d'impédance TDR, et la vérification de la profondeur de back-drill. Verrouillage des paramètres de processus pour la transition en production.
- Production en Série (Volume) : Plus de 1 000 cartes/an avec un suivi MSP (SPC) sur les paramètres critiques (épaisseur de cuivre, uniformité de la gravure, impédance, épaisseur du placage). L'utilisation des panneaux est optimisée et l'on procède au développement de montages de test automatisés (test fixtures).
Demandez un modèle d'empilement (stack-up) et une simulation d'impédance pour votre design FPGA →
Foire Aux Questions (FAQ)
Pourquoi le routage d'échappement BGA est-il si critique dans la conception des PCB pour FPGA ? Le pas (pitch) des billes du boîtier BGA détermine l'ensemble du nombre de couches du PCB, la technologie de via à utiliser et son coût de fabrication. Pour les boîtiers dotés d'un pas de 0,8 mm et inférieur, les vias traversants classiques s'avèrent trop encombrants, ce qui oblige à employer une fabrication HDI avec des micro-vias percés au laser ainsi qu'une superposition séquentielle (sequential build-up) afin de réussir à extraire tous les signaux en dehors de l'empreinte BGA.
De quelle manière le PCB affecte-t-il les performances des transceivers multi-gigabits ? Au-delà de 28 Gbps, la perte d'insertion, la résonance des talons de via (via stubs) et la rugosité des pistes détériorent considérablement l'intégrité du signal. L'utilisation de stratifiés à faibles pertes (tels que le Megtron 6), d'une feuille de cuivre à profil extrêmement bas (HVLP) ainsi que le perçage par l'arrière (back-drilling) des talons de via permettent de maintenir le canal de transmission dans la marge d'égalisation (equalization budget) du récepteur.
Quelle est la meilleure stratégie de découplage en ce qui concerne les réseaux de distribution d'énergie (PDN) des FPGA ? Pour être efficace, la conception PDN s'appuie sur des paires de plans de cuivre dédiées afin de garantir une capacité à haute fréquence et à faible inductance, associées à des condensateurs de découplage posés directement sous le FPGA en via-in-pad. Cela limite l'inductance de boucle (loop inductance) et garantit le respect de l'impédance cible depuis le courant continu jusqu'à 500 MHz.
Comment assure-t-on la gestion de la chaleur sur des cartes FPGA de haute puissance ? Les FPGA émettant plus de 75 W ont besoin de réseaux de vias thermiques (remplis de cuivre) sous leur boîtier de manière à évacuer la chaleur vers des plans internes ou en direction d'un dissipateur thermique logé au-dessous. Dans le cas d'environnements exigeants utilisant le refroidissement par conduction (conduction-cooled), l'intégration de noyaux de cuivre ("copper coins") permet de bénéficier d'une résistance thermique extraordinairement faible, qui traverse la carte de part en part.