20-слойные PCB выводят плотность межсоединений в область продвинутого HDI, где традиционные сквозные переходные отверстия и простые blind/buried-структуры уже не могут обеспечить разводку современных компонентов с очень высоким числом выводов. На этом уровне конструкции все чаще переходят на Any-Layer HDI, известную также как ELIC, Every Layer Interconnect. Микровия формируются на каждом слое и соединяют его с соседним, а за счет стековых медезаполненных микровия можно создавать свободную вертикальную межслойную связь по всему 20-слойному стеку.
Any-Layer HDI на 20 слоях — это не просто «больше того же HDI», который используется на меньшем числе слоев. Здесь нужен принципиально иной производственный подход: вместо того чтобы наращивать конструкцию вокруг заранее изготовленного многослойного core, плата собирается слой за слоем через 10 и более последовательных циклов ламинирования, сверления и металлизации. Каждый цикл добавляет слой диэлектрика и меди, а микровия соединяют новый слой с лежащим ниже. В результате получается плата, где любая точка любого слоя может соединиться с любой точкой соседнего слоя, обеспечивая свободу трассировки, недостижимую для других технологий переходных отверстий.
Это руководство охватывает процесс производства, требования к материалам, правила проектирования и квалификацию надежности 20-слойных Any-Layer HDI PCB — именно той технологии, которая делает возможными самые насыщенные межсоединениями коммерческие электронные конструкции.
Команды закупок и NPI-менеджеры ведущих технологических компаний из Калифорнии, Массачусетса и Западной Европы выбирают HILPCB для сборок Any-Layer HDI благодаря подтвержденной надежности стековых микровия, конкурентной цене на сложные конструкции и производственной дисциплине, необходимой для сохранения выхода годных в условиях 10 и более последовательных циклов ламинирования.
Производственные возможности HILPCB: Мы изготавливаем 20-слойные PCB с Any-Layer HDI, медезаполненными стековыми микровия высотой до 6 слоев, геометрией до 2,5/2,5mil и надежностью микровия, подтвержденной IST свыше 200 тепловых циклов, от NPI-прототипов до серийных объемов.
В Этом Руководстве
- Проблема плотности, которая приводит к 20-слойному HDI
- Any-Layer HDI против обычного HDI: что меняется на 20 слоях
- Последовательный процесс buildup: слой за слоем
- Заполнение медью: критическая технология
- Материальные системы для 20-слойного ELIC
- Правила проектирования для Any-Layer HDI
- Испытания надежности: IST и анализ механизмов отказа
- 20-слойные платы с высокочастотными и rigid-flex опциями
- Продвинутое производство HDI в HILPCB
Проблема плотности, которая приводит к 20-слойному HDI
Потребность в 20-слойном Any-Layer HDI создают три параллельные технологические тенденции:Ультрамелкий шаг BGA. Современные application processor, networking ASIC и старшие FPGA используют корпуса BGA с шагом 0,4-0,5mm и количеством шаров свыше 2000. Чтобы вывести все сигналы, требуется микровия практически на каждом слое под footprint компонента. Обычный HDI, например 1+N+1 или 2+N+2, ограничивает blind vias первыми 1-2 внешними слоями с каждой стороны, тем самым резко ограничивая возможности escape routing.
Интеграция нескольких кристаллов. Архитектуры System-in-Package и chiplet размещают рядом несколько устройств с большим числом выводов, создавая такую плотность трассировки между ними, которую уже невозможно развести через сквозные отверстия, блокирующие все слои.
Миниатюризация платы. Для line card сетевого оборудования, авиационных модулей и медицинских приборов с фиксированной площадью платы 20-слойный HDI позволяет повышать функциональность за счет вертикального наращивания плотности трассировки, а не за счет увеличения габаритов.
Any-Layer HDI против обычного HDI: что меняется на 20 слоях
| Характеристика | Обычный HDI (2+N+2) | Any-Layer HDI (ELIC) | | :--- | :--- | :--- | | Слои с микровия | Только 2 внешних слоя на сторону | Каждый слой | | Структура core | Центральный core с механическим сверлением | Без core или с очень тонким центральным core | | Глубина переходов | Микровия = 1-2 слоя, vias core = полная глубина | Микровия = 1 слой, стек = произвольная глубина | | Межслойная связность | Ограничена переходами buildup-core | Любой слой к любому соседнему | | Возможности BGA escape | Ограничены числом buildup-слоев | Растут вместе с общим числом слоев | | Сложность производства | 2-3 цикла ламинирования | 10 и более циклов ламинирования |Практичный компромисс: гибрид ELIC/core
Полный 20-слойный ELIC, то есть 18 циклов ламинирования, крайне дорог. Практичный компромисс — использовать обычный многослойный core с ELIC-buildup, например 5+10+5: 10-слойный core с переходными отверстиями и buried vias плюс по 5 ELIC-слоев buildup с каждой стороны. Это сокращает ламинационные циклы до 5 на сторону, сохраняя Any-Layer-связность на внешних слоях, где она нужна для вывода fine-pitch BGA.
Последовательный процесс buildup: слой за слоем
Для стековой микровии высотой 5 слоев, то есть от L1 до L5:- Подготовка подложки: Core или предыдущий buildup уже имеет сформированный медный рисунок L5 с определенными landing pad.
- Нанесение диэлектрика: На L5 ламинируется RCC, resin-coated copper, либо prepreg, формируя диэлектрик между L4 и L5. Для RCC типичная толщина составляет 40-80μm.
- Лазерное сверление: UV- или CO2-лазер сверлит микровия с поверхности L4 до landing pad на L5. Типичный диаметр — 60-100μm сверху и 40-60μm снизу, то есть отверстие получается коническим.
- Desmear и seed-слой: Плазменный desmear очищает дно отверстия. После этого химическое осаждение меди создает проводящий seed-слой на стенках и дне микровии.
- Заполнение медью: Электролитическая медь полностью заполняет микровию с помощью специально рассчитанной химии и органических добавок, suppressor, accelerator и leveler, обеспечивающих заполнение снизу вверх без пустот.
- Планаризация: Механическая полировка создает плоскую поверхность с допуском ±5μm для следующей landing pad.
- Формирование рисунка: Фотолитография и травление задают медный рисунок L4.
- Повтор: Шаги 2-7 повторяются для каждого последующего слоя, то есть L3, L2 и L1.
Критические параметры процесса
- Точность лазерного сверления: Каждая микровия должна попадать в центр нижней заполненной площадки с точностью ±15-25μm. Системы распознавания рисунка выравниваются по fiducial-меткам только что металлизированного слоя.
- Качество медного заполнения: Любой void или шов становится местом зарождения трещины в тепловом цикле. Заполнение должно быть на 100% без пустот, а dimple не должен превышать 5μm.
- Планаризация: Плоскостность поверхности должна удерживаться в пределах ±5μm по всему panel. Чрезмерная полировка оголяет диэлектрик, а недостаточная приводит к ошибкам глубины при сверлении следующего слоя.
Это 20-слойная Any-Layer HDI PCB.
Заполнение медью: критическая технология
Заполнение медью — это самый важный процесс в производстве стековых микровия. Заполнение должно быть полностью без пустот, с ровной поверхностью и качественной металлургической структурой, чтобы выдерживать тепловой стресс последующих ламинационных циклов и эксплуатации.Химия процесса заполнения
При медезаполнении используется специальная гальваническая химия, в которой ускорители концентрируются на дне микровии, то есть в вогнутой зоне, и повышают локальную скорость осаждения; подавители концентрируются в верхней части отверстия и на полевом copper, замедляя рост там; выравниватели поддерживают гладкую поверхность по мере заполнения. Благодаря такому балансу медь растет снизу вверх и полностью закрывает отверстие без захвата пустот.
Спецификации качества заполнения
| Параметр | Спецификация |
|---|---|
| Полнота заполнения | 100% без пустот в шлифе |
| Поверхностный dimple, вогнутость | ≤5μm |
| Поверхностная выпуклость | ≤10μm |
| Структура зерна меди | Столбчатая или равноосная, без слоистых пустот |
| Peel strength на заполненной поверхности | ≥6 lb/in |
Материальные системы для 20-слойного ELIC
### Материалы buildup-слоевResin-Coated Copper, RCC / ABF: Предпочтительный материал для ELIC-buildup. Он дает самый тонкий диэлектрик, 40-80μm, не содержит стеклянного армирования, поэтому хорошо сверлится UV-лазером и дает гладкие стенки микровий. Типичные значения составляют Dk 3,3-3,5 и Df 0,005-0,010 на 1GHz.
Ультратонкий prepreg: Если для buildup-слоя требуется стеклоармирование, можно использовать стили 1027 с 28μm стекла или 1017 с 15μm стекла, которые еще поддаются лазерной обработке. CO2-лазеры работают примерно до 3mil стеклоармированного диэлектрика, UV-лазеры — примерно до 2mil.
Требования к core-материалу
Core-материал должен выдерживать более 10 циклов прессования при 180-200°C. Поэтому обязательны материалы с Tg ≥180°C и Td ≥340°C. Подтвержденными вариантами являются Isola 370HR, Panasonic Megtron 6 и ITEQ IT-988SE.
Медная фольга
Ультратонкая медная фольга 9-12μm позволяет травить геометрию до 2,5/2,5mil trace/space. Для высокоскоростных сигналов выше 10Gbps медь LP или VLP, low profile и very low profile, с Rz <3μm дополнительно уменьшает проводниковые потери.
Правила проектирования для Any-Layer HDI
| Параметр | Стандарт | Продвинутый уровень | | :--- | :--- | :--- | | Верхний диаметр микровии | 100μm | 75μm | | Нижний диаметр микровии | 60μm | 40μm | | Capture / target pad | 250μm | 200μm | | Максимальная высота стека | 5 слоев | 7 слоев | | Минимальная ширина трассы | 3mil, 75μm | 2,5mil, 63μm | | Минимальный зазор | 3mil | 2,5mil | | Registration на слой | ±25μm | ±15μm |Ограничения по высоте стека
Промышленная практика обычно ограничивает стековые микровия 5-6 слоями для стандартного уровня надежности. Каждый дополнительный слой увеличивает накопленный тепловой стресс. Нижняя микровия в 5-слойном стеке проходит 5 циклов термического воздействия еще на этапе buildup, а затем получает дополнительные reflow-процессы во время сборки. Стек выше 7 слоев требует улучшенной химии заполнения, оптимизированной планаризации и дополнительной квалификации надежности, обычно 300+ циклов IST вместо 200.
Импеданс на тонких диэлектриках
Слои buildup в ELIC имеют тонкий диэлектрик, 2-3mil, и формируют сильно связанные microstrip/stripline-структуры с узкими трассами под 50Ω. На RCC толщиной 2mil с Dk 3,4 для 50Ω microstrip нужна ширина примерно 3,0mil, что уже на границе обычной фотолитографии.
Для дифференциальных пар на 100Ω в тонком RCC ширина каждой линии падает примерно до 2,0-2,5mil, а зазор составляет 3-4mil. Чтобы стабильно производить такую геометрию, нужен LDI, Laser Direct Imaging, а не обычная работа через фотошаблон, а также модифицированная химия травления для контроля бокового подтрава.
Budget регистрации для стековых микровия
Registration — самый критичный геометрический параметр в Any-Layer HDI. Каждый buildup-слой добавляет ±15-25μm неопределенности. В 5-слойном стеке суммарный сдвиг может достигать ±75-125μm:
| Высота стека | Накопленная registration, worst case | Минимальная требуемая capture pad |
|---|---|---|
| 2 уровня | ±30-50μm | 200μm |
| 3 уровня | ±45-75μm | 225μm |
| 4 уровня | ±60-100μm | 250μm |
| 5 уровней | ±75-125μm | 275μm |
| 6 уровней | ±90-150μm | 300μm |
Продвинутые глобальные системы выравнивания по fiducial обеспечивают ±15μm на слой, уменьшая совокупную ошибку 5-слойного стека до ±75μm и делая возможными capture pad по 200μm, которые нужны для вывода fine-pitch BGA.
DFM-оптимизация для 20-слойного HDI
Стратегия размеров via pad: Использовать градуированные размеры площадок: самые крупные на L1, а на внутренних слоях постепенно уменьшать. Это максимизирует плотность трассировки там, где место наиболее ограничено.
Баланс меди по каждому buildup-слою: Поддерживать плотность меди в пределах ±15% между L1 и L20, чтобы минимизировать коробление. RCC-слои особенно чувствительны, потому что не имеют стеклянного армирования и сильно зависят от баланса медных напряжений.
Использование panel: Any-Layer HDI дает меньший коэффициент использования panel по сравнению с обычными платами, потому что нужно оставлять больше краевых зон под IST-купоны и контроль процесса. Это надо учитывать при расчете себестоимости.
Design for test: Предусмотреть доступ к test point минимум на двух внешних слоях. При 20 слоях доступ для ICT-зондов становится сложным, поэтому для buried-соединений нужно заранее рассматривать функциональное тестирование через boundary scan JTAG.
Структура стоимости 20-слойного Any-Layer HDI
Понимание факторов стоимости помогает инженерам выбирать между полным ELIC и гибридным подходом:
| Элемент стоимости | ELIC (10+10) | Гибрид (5+10+5) | Стандартный 20L |
|---|---|---|---|
| Циклы ламинирования | 18 | 10 | 2-3 |
| Циклы лазерного сверления | 18 | 10 | 0-2 |
| Циклы медезаполнения | 18 | 10 | 0 |
| Стоимость материалов | Максимальная, RCC | Средняя | Минимальная, FR-4 |
| Сложность registration | Экстремальная | Высокая | Стандартная |
| Типичный yield | 60-75% | 75-85% | 85-95% |
| Относительная стоимость единицы к стандарту | 5-8× | 3-5× | 1× |
Гибридный подход 5+10+5 обычно дает наилучшее соотношение цены и характеристик: Any-Layer-связность там, где ее требует вывод BGA, то есть во внешних слоях, и экономичность обычных сквозных структур там, где она достаточна, то есть во внутреннем core.
Факторы lead time
Полные ELIC-платы на 20 слоев требуют 20-30 рабочих дней на прототип, потому что каждый цикл ламинирования занимает 1-2 дня с учетом подготовки, прессования и охлаждения. Гибридные конструкции 5+10+5 сокращают срок до 15-20 дней, так как внутренний core можно производить параллельно с подготовкой внешних слоев. В серии сроки дополнительно сокращаются за счет распределения setup-подготовки на большее число panel.
Испытания надежности: IST и анализ механизмов отказа
### IST, Interconnect Stress TestIST — это золотой стандарт для оценки надежности HDI-микровий. Daisy-chain coupon соединяет все стековые микровия последовательно. Купон быстро циклируют по температуре, обычно от комнатной температуры до 150°C, около 200 циклов в час, при этом сопротивление контролируется непрерывно. Рост сопротивления более чем на 10% считается признаком отказа.
Требования IPC предписывают, чтобы стековые микровия выдерживали 200 циклов IST по IPC-2315. HILPCB квалифицирует производственные партии на 300+ циклов для дополнительного запаса.
Механизмы отказа
| Режим | Механизм | Обнаружение |
|---|---|---|
| Трещина barrel | Напряжение из-за mismatch CTE | Шлиф, IST |
| Отрыв снизу | Неполное заполнение или плохая адгезия | Шлиф, проверка цепи |
| Разрушение стека | Накопленный стресс по многослойной структуре | Мониторинг IST |
| Рост void | Микропустоты расширяются во время reflow | X-ray, шлиф |
Выборка микрошлифов
Серийные 20-слойные HDI-платы требуют повышенного уровня выборочного контроля. Для first article выполняют полный комплект микрошлифов по всем уникальным конфигурациям отверстий, а для серийных партий обычно предусматривают минимум один комплект на каждые 50 panel.
20-слойные платы с высокочастотными и rigid-flex опциями
### Высокочастотные 20-слойные конструкцииДля сетевых line card и коммутаторов дата-центров с SerDes 56G-112G 20-слойные платы могут использовать низкопотерные core-материалы, например Megtron 6, в сочетании с RCC-buildup. Медь VLP на высокоскоростных сигнальных слоях уменьшает проводниковые потери на частотах в несколько GHz.
Rigid-flex на 20 слоях
20-слойные rigid-flex конструкции используются в сверхкомпактных медицинских и аэрокосмических системах. Гибкие слои, обычно 2-4, передают сигналы между жесткими секциями, каждая из которых содержит полный 20-слойный HDI-стек.
Мост к IC-substrate
Возможности HILPCB по IC-substrate расширяют подход ELIC до полупроводниковой упаковки с SAP fine-line процессом до 15-20μm trace/space.
Глубина контроля процесса: что отличает серийный ELIC от прототипного
Химия ванны медезаполнения: скрытая переменная
Процесс электролитического заполнения медью основан на тонком балансе трех семейств органических добавок: ускорителей, SPS то есть bis(3-sulfopropyl) disulfide, подавителей, PEG то есть polyethylene glycol, и выравнивателей, например JGB, Janus Green B, либо проприетарных соединений. Эти добавки расходуются в процессе осаждения и химически разрушаются. Ванна, которая в первый день дает идеальное заполнение, без коррекции уже на третий день может давать 5-10% пустот.
Во время ELIC-производства HILPCB выполняет CVS, Cyclic Voltammetric Stripping, анализ химии ванны каждые 8 часов. Концентрация ускорителей поддерживается в пределах ±5% от целевого значения, а соотношение suppressor и leveler корректируется по данным анализа в реальном времени, а не по фиксированному графику. Именно такая аналитическая строгость позволяет нам удерживать качество заполнения без пустот на протяжении многонедельных производственных прогонов, тогда как многие производители, умеющие сделать ELIC-прототип, не способны стабильно удерживать этот уровень в объеме.
Registration лазерного сверления: точность менее 25μm
Каждая стековая микровия должна попасть в центр заполненной площадки нижележащего отверстия с точностью ±15-25μm. В 5-слойном стеке суммарная registration-ошибка достигает ±75-125μm. UV-лазерные системы HILPCB используют распознавание рисунка в реальном времени и выравнивают каждую новую микровию по fiducial-меткам на только что металлизированной поверхности, обеспечивая точность ±18μm, достаточную для того, чтобы даже 5-слойные стековые структуры не выходили за пределы capture pad.
Управление тепловым воздействием
К моменту, когда на каждой стороне добавляется пятый buildup-слой, центральный core уже прошел более 10 полных циклов ламинирования при 180-200°C. Поэтому HILPCB контролирует целостность материала core через измерение Tg на специальных coupon после 5-го и 10-го цикла. Любое снижение Tg более чем на 5°C запускает расследование до того, как затронутые panel пойдут дальше.
Продвинутое производство HDI в HILPCB
Any-Layer HDI на 20 слоях требует такого уровня производственной дисциплины, который способны стабильно поддерживать очень немногие PCB-фабрики. Последовательный buildup-процесс HILPCB контролируется встроенной метрологией на каждом цикле ламинирования, что и обеспечивает надежность стековых микровия, необходимую ведущим компаниям из полупроводниковой и сетевой отрасли.Any-Layer HDI, ELIC: Полные ELIC- и гибридные структуры, например 5+10+5. Стековые микровия до 6 слоев с медезаполнением.
Обработка микровий: UV- и CO2-лазерное сверление, электролитическое заполнение медью с dimple ≤5μm, механическая планаризация. Заполнение без пустот подтверждается X-ray и микрошлифом.
Тонкие геометрии: 2,5/2,5mil trace/space на buildup-слоях и 3/3mil на core. Ультратонкая медная фольга 9-12μm с поверхностью VLP.
Материальные системы: RCC, ABF, ультратонкий prepreg, core-материалы с высоким Tg и Td, медь VLP.
Надежность: IST-тестирование, 200+ циклов стандартно и 300+ по запросу, микрошлифы по всем уникальным позициям отверстий, thermal shock, 288°C solder float в 6 циклах. Соответствие IPC-6012 Class 3 и IPC-2226 Type III.
Производство: NPI-прототипы от 10 рабочих дней, серийный выпуск с полной прослеживаемостью партий и turnkey SMT-сборка для укомплектованных плат.
Свяжитесь с нашей HDI-инженерной командой для оценки реализуемости 20-слойного Any-Layer-проекта →