Un Xilinx VU13P viene fornito in un package di 52,5 × 52,5 mm con 4.641 ball BGA. Ogni ball ha bisogno di un percorso di uscita (escape) pulito verso uno strato di routing interno, di un condensatore di disaccoppiamento nel raggio di 2 mm o di una connessione via verso un piano di alimentazione che eroghi corrente con una tolleranza di ±25,5 mV su un rail da 0,85 V. Il datasheet dell'FPGA documenta ciò che il silicio è in grado di fare. Il PCB determina se lo farà effettivamente — e se ci vorranno una o quattro revisioni (spin) per arrivarci.
Le schede FPGA si trovano all'intersezione di tre discipline ingegneristiche che raramente si sovrappongono in altri prodotti. Il problema del BGA escape è un puzzle geometrico limitato dalla tecnologia di foratura e dall'economia del numero di strati. La rete di distribuzione dell'alimentazione (Power Distribution Network, PDN) è un problema di progettazione elettromagnetica che richiede il controllo dell'impedenza dalla DC fino a 500 MHz. I canali del transceiver rappresentano l'ingegneria delle linee di trasmissione a una frequenza di Nyquist di oltre 14 GHz. Sbagliare anche uno solo di questi aspetti non degrada le prestazioni gradualmente: crea guasti irreversibili (hard failures). La risonanza di uno stub di via a 12 GHz chiude completamente il diagramma a occhio. Un'antirisonanza della PDN alla frequenza sbagliata amplifica il rumore invece di sopprimerlo. Uno split del piano di massa sotto una coppia differenziale a 25 Gbps riflette abbastanza energia da corrompere ogni bit.
HILPCB produce schede FPGA da piattaforme di valutazione a 4 strati fino a build di produzione a 64 strati, con laminazione sequenziale per il routing escape HDI, tolleranza di impedenza a ±5% e back-drilling per canali transceiver multi-gigabit. La nostra produzione supporta l'intera gamma di complessità: dalle schede di valutazione Lattice ECP5 alle piattaforme di calcolo AMD Versal Premium.
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- BGA Escape: La Decisione che Stabilisce il Numero di Strati
- Rete di Distribuzione dell'Alimentazione per Oltre 15 Rail di Tensione
- Ingegneria dei Canali Transceiver a Oltre 28 Gbps
- Routing dell'Interfaccia di Memoria DDR
- Gestione Termica a 75+ Watt
- Configurazione, JTAG e Bring-Up della Scheda
- Dal Prototipo alla Produzione
BGA Escape: La Decisione che Stabilisce il Numero di Strati
Il package BGA definisce tutto ciò che segue a valle. Il numero di strati (layer count), la tecnologia dei via, i costi dei materiali e i tempi di produzione derivano tutti da quanti ball devono fuoriuscire e con quale passo (pitch). Un progettista che inizia il layout prima di risolvere la strategia di escape spreca settimane di sforzi quando il numero di strati si rivela sbagliato.
Strategia di Escape in base al Passo del Package
- Package con Passo da 1,0 mm: Fan-out dog-bone utilizzando via passanti (through-hole) con foro da 0,3 mm e pad da 0,5 mm. Una traccia viene stradata tra i pad di via adiacenti a 4/4 mil di traccia/spazio (trace/space). I due anelli esterni dei pad BGA fuoriescono sugli strati di segnale superiore e inferiore. Le file interne scendono tramite via verso strati di segnale interni. Un dispositivo a 500 pin generalmente fuoriesce su 10–12 strati. Un dispositivo a 1.500 pin con passo da 1,0 mm necessita di 14–16 strati con un'attenta pianificazione dei campi di via per evitare di bloccare i canali di routing interni.
- Package con Passo da 0,8 mm: I via passanti consumano troppo spazio tra i pad: non c'è spazio per instradare una traccia tra due pad di via adiacenti alle dimensioni di foratura standard. La costruzione di PCB HDI con micro-via forati al laser (diametro 0,1 mm, che atterrano sul pad BGA stesso) consente l'escape dalle file più interne senza consumare spazio di routing interno. I micro-via impilati (stacked) (strato 1→2, 2→3) forniscono accesso agli strati di routing più profondi partendo dalle file BGA interne.
- Costruzione Sequenziale (Sequential Build-Up): HILPCB supporta fino a quattro cicli di laminazione sequenziale. Ogni ciclo aggiunge due strati con connessioni micro-via a registro con lo strato sottostante: necessario quando oltre 2.000 ball con passo di 0,8 mm necessitano di un routing di escape completo. Il processo sequenziale aggiunge 3–5 giorni per ciclo al tempo di produzione e aumenta i costi di circa il 15–25% per fase di build-up.
- Costruzione Via-in-Pad: I micro-via che atterrano direttamente sui pad BGA eliminano gli stub del fan-out dog-bone, risparmiano spazio di routing e riducono l'induttanza parassita sui percorsi di erogazione di potenza. Il via deve essere riempito e planare per presentare una superficie piatta (coplanarità <25 µm) per una formazione affidabile dei giunti di saldatura BGA. Il processo via-in-pad riempito di rame di HILPCB ottiene questa specifica costantemente su PCB multistrato (multilayer) fino a 64 strati.
- Ordine del Routing di Escape: I ball di alimentazione (Power) e massa (Ground) escono per primi (si collegano ai piani, non a tracce instradate). Poi escono le coppie di transceiver ad alta velocità (hanno bisogno dei percorsi più brevi e puliti). L'I/O di uso generale (General-purpose I/O) esce per ultimo: questi segnali tollerano tracce più lunghe e transizioni di strato senza degrado delle prestazioni.
Rete di Distribuzione dell'Alimentazione per Oltre 15 Rail di Tensione
Un dispositivo Xilinx UltraScale+ necessita di VCCINT (0,85 V a 40+ A), VCCBRAM (0,85 V), VCCAUX (1,8 V), banchi VCCO multipli (1,2 V, 1,5 V, 1,8 V, 2,5 V o 3,3 V a seconda dello standard I/O) e alimentazioni del transceiver — MGTAVCC (0,9 V), MGTAVTT (1,2 V), MGTVCCAUX (1,8 V). Si tratta di 10–15 rail di tensione distinti, ciascuno con i propri requisiti di regolazione, filtraggio e distribuzione.
Costruzione della PDN
- Coppie di Piani Dedicati (Plane Pairs): Piani in rame completi per VCCINT e per la sua massa di ritorno (ground) su strati adiacenti. Con una spaziatura dielettrica di 4 mil e Dk ≈ 4,2, la capacità della coppia di piani è di circa 25 pF/cm², fornendo un efficace disaccoppiamento al di sopra dei 100 MHz senza componenti discreti. Questa capacità interplanare è il bypass principale alle alte frequenze: risponde più velocemente di qualsiasi condensatore discreto perché non presenta induttanza di montaggio. HILPCB controlla lo spessore del dielettrico a ±10% (±0,4 mil su un obiettivo di 4 mil) per garantire che la capacità progettata venga raggiunta in produzione.
- Strategia dei Condensatori di Disaccoppiamento: L'application note sull'integrità dell'alimentazione del fornitore di FPGA specifica generalmente oltre 200 condensatori distribuiti sul footprint del BGA: un mix di 100 nF, 1 µF e 10 µF in package 0201 e 0402. Priorità di posizionamento: il montaggio via-in-pad sul lato inferiore della scheda, direttamente sotto i ball di potenza BGA, fornisce il loop di corrente più breve possibile verso il die. L'induttanza di montaggio di ogni condensatore (tipicamente 0,3–0,8 nH a seconda della geometria del pad e della struttura del via) ne determina la gamma di frequenza efficace. Il profilo di impedenza completo della PDN, dalla DC a 500 MHz, deve rimanere al di sotto dell'impedenza target (Ztarget = Vcore × ripple% / Imax_transient) per l'intera gamma di frequenze.
- Gestione della Caduta IR (IR Drop): A 40 A su un rail da 0,85 V, anche 5 mΩ di resistenza DC (DC resistance) tra l'uscita del VRM e il die dell'FPGA comportano una caduta di 200 mV, consumando l'intero budget di tolleranza di tensione ancor prima di considerare il rumore AC. L'area del piano di alimentazione, il numero di via tra l'uscita del regolatore e il campo di ball di alimentazione dell'FPGA, il peso del rame (tipicamente 1 oz interno, 2 oz esterno) e la forma del piano (evitando colli di bottiglia stretti) contribuiscono tutti alla resistenza DC. HILPCB fornisce uniformità del peso del rame entro il ±10% e dati sulla resistenza derivanti da coupon di test per geometrie critiche dei piani di alimentazione.
- Gestione dei Piani Divisi (Split Plane): Le tensioni dei banchi I/O (1,8 V, 2,5 V, 3,3 V) spesso condividono strati interni come split plane per risparmiare sul numero di strati. I confini della divisione devono essere pianificati con attenzione: nessun segnale ad alta velocità dovrebbe attraversare un gap (spazio) diviso, perché la corrente di ritorno nel piano di riferimento non può attraversare il gap. Deve deviare attorno al confine della divisione, creando un'ampia area di loop che genera EMI e degrada l'integrità del segnale. Dove i segnali devono attraversare i domini di tensione, dei condensatori a ponte (bridge capacitors, 100 nF) nel punto di attraversamento forniscono un percorso di ritorno locale.
- Isolamento dell'Alimentazione del Transceiver: Le alimentazioni dei transceiver MGT (MGTAVCC, MGTAVTT) richiedono una regolazione dedicata, non prelevata dal piano principale VCCINT. Il rumore di alimentazione sul PLL del transceiver modula direttamente il clock recuperato, manifestandosi come aumento del jitter sul link seriale. Separare LDO o canali dedicati allo switcher con ripple in uscita ≤1 mVrms (10 kHz–20 MHz) per l'alimentazione del transceiver.
Ingegneria dei Canali Transceiver a Oltre 28 Gbps
I transceiver GTH e GTY sui dispositivi AMD/Xilinx, GX su Intel Agilex, funzionano a 12,5–32,75 Gbps per corsia (lane) utilizzando la codifica NRZ. A 28 Gbps, la frequenza di Nyquist è di 14 GHz. La 5° armonica del bit rate si estende a 70 GHz. Il canale PCB dal pad BGA dell'FPGA, attraverso la transizione dei via, la traccia della scheda, un'altra transizione dei via, fino al connettore o a un secondo dispositivo, deve presentare una perdita di inserzione (insertion loss) entro la capacità di equalizzazione del ricevitore e una return loss al di sotto di -10 dB in tutta la banda di frequenza.
Requisiti di Design del Canale
- Laminati a Bassa Perdita (Low-Loss): Il normale FR-4 con Df ≈ 0,020 a 10 GHz introduce una perdita di inserzione di circa 1,0 dB/pollice a 14 GHz su una geometria microstrip tipica. Su una traccia di 6 pollici, sono 6 dB dovuti alla sola perdita dielettrica, oltre alla perdita del conduttore, alla perdita di transizione dei via e alla perdita del connettore. Il budget totale del canale per un link NRZ da 28 Gbps è tipicamente di 15–20 dB a Nyquist. Megtron 6 (Df = 0,004) o Isola I-Speed (Df = 0,009) riducono la perdita dielettrica di 3-5 volte rispetto allo standard FR-4, mantenendo il contributo del PCB entro la quota assegnata nel budget di perdita del canale. Il costo del materiale è 3-5 volte quello del FR-4 standard, ma l'alternativa è un canale non funzionante che nessuna equalizzazione può recuperare.
- Rugosità del Foglio di Rame (Copper Foil Roughness): A 14 GHz, l'effetto pelle (skin depth) nel rame è di circa 0,55 µm. Il foglio di rame standard elettrodepositato (electrodeposited copper) ha una rugosità RMS (Rq) di 1,5–2,0 µm, nettamente superiore alla skin depth. La corrente che scorre sopra queste asperità percorre un cammino effettivo più lungo, aumentando le perdite sul conduttore del 30–60% rispetto a una superficie teoricamente liscia. Le lamine di rame HVLP (Hyper Very Low Profile) con Rq < 0,5 µm riducono questo eccesso di perdite. HILPCB dispone in magazzino di opzioni per fogli HVLP e può specificarle sugli strati di segnale dei transceiver mentre utilizza fogli standard sugli strati non critici per gestire i costi.
- Via Stubs Back-Drilling: Un via passante standard (through-hole via) in una scheda di 2,4 mm (93 mil) di spessore crea un via stub (la lunghezza inutilizzata del cilindro al di sotto dello strato di segnale) che agisce come una linea di trasmissione non terminata. Uno stub di 60 mil crea una risonanza a un quarto d'onda a circa 12 GHz, producendo una profonda rientranza (notch) nella perdita di inserzione del canale che chiude il diagramma ad occhio a 28 Gbps. Il back-drilling (foratura posteriore) rimuove il cilindro inutilizzato, riducendo la lunghezza dello stub a 5–10 mil. Il processo di back-drill di HILPCB controlla la lunghezza dello stub a ±5 mil utilizzando una foratura a profondità controllata con feedback di misurazione laser. L'analisi della sezione trasversale sui coupon di qualificazione verifica la profondità dello stub per ogni lotto di produzione.
- Disciplina nel Routing della Coppia Differenziale: Skew intra-pair <5 ps (corrispondente a circa 0,7 mm di differenza di lunghezza della traccia). Skew inter-pair all'interno di un canale multi-lane <10 ps. Impedenza differenziale target 85 Ω o 100 Ω — determinata dallo standard I/O, non dalle preferenze del progettista. La geometria della traccia (larghezza, spaziatura, spessore dielettrico rispetto al piano di riferimento) deve rimanere costante lungo l'intero percorso: qualsiasi cambiamento del piano di riferimento a una transizione di strato richiede ground stitching via (via di massa) entro 0,5 mm dai via del segnale per mantenere la continuità del percorso di ritorno.
- Ottimizzazione della Transizione dei Via: La transizione tramite via da una traccia superficiale a uno strato interno introduce un'induttanza parassita (tipicamente 50–80 pH per un via passante standard) e capacità (dall'anti-pad al rame di massa circostante). Ground via che circondano il via del segnale in una disposizione di tipo coassiale — 3-4 ground via a un raggio di 0,5 mm dal via del segnale — riducono l'induttanza di transizione a <30 pH e migliorano la return loss di 3–5 dB a 14 GHz. La revisione DFM di HILPCB confronta la geometria della transizione dei via con il budget di return loss del canale e raccomanda dimensioni ottimizzate per gli anti-pad.
Routing dell'Interfaccia di Memoria DDR
La maggior parte dei progetti FPGA include interfacce di memoria DDR4 o DDR5. La DDR4 a 2.400 MT/s (clock a 1.200 MHz) richiede l'adattamento (matching) di address/command entro ±5 ps per gruppo di byte e il matching da DQ a DQS entro ±2,5 ps per byte lane. La DDR5 rende questi requisiti ancora più stringenti e aggiunge la complessità della terminazione on-die (ODT).
Pratiche di Layout della Memoria
- Strategia di Posizionamento della Memoria: Posizionare i dispositivi di memoria il più vicino possibile all'FPGA. Ogni pollice di traccia aggiuntiva aggiunge circa 150 ps di ritardo di propagazione (propagation delay) e 0,3 dB di insertion loss ai data rate DDR4. Per DDR4 con due rank di memoria, la topologia (fly-by per address/command, T-branch o fly-by per dati) determina il posizionamento ottimale. L'analisi DFM di HILPCB identifica i problemi di posizionamento prima che inizi il routing.
- Routing sullo Stesso Strato con Riferimento Coerente: Tutti i segnali DQ all'interno di una byte lane devono essere stradati sullo stesso strato PCB, facendo riferimento allo stesso piano di massa. Le transizioni di strato all'interno di una byte lane introducono skew (a causa del mismatch nel ritardo del via) e discontinuità di impedenza che l'aggiustamento a serpentina (serpentine tuning) non può compensare completamente. Se una transizione di strato è inevitabile, tutti i segnali nella byte lane devono passare nello stesso punto.
- Isolamento dell'Alimentazione: VDDQ (1,2 V per DDR4, 1,1 V per DDR5) su un piano dedicato, fisicamente ed elettricamente separato da VCCINT. L'accoppiamento del rumore di commutazione del core FPGA al VDDQ attraverso rame planare condiviso o tramite via condivisi si manifesta come errori di bit dipendenti dai dati. Ferrite bead o filtro LC all'uscita del regolatore VDDQ forniscono l'isolamento. A ogni dispositivo di memoria viene garantito un disaccoppiamento locale di 100 nF + 10 µF entro 3 mm dai suoi pin di alimentazione.
- Minimizzazione dell'Aggiustamento a Serpentina (Serpentine Tuning): Le serpentine di compensazione della lunghezza aumentano l'insertion loss e consumano area di routing. Posizionate la memoria vicina e fate un routing diretto: l'aggiustamento dovrebbe compensare un mismatch residuo di 1-3 mm, non colmare una differenza di lunghezza di 50 mm. L'ampiezza della serpentina dovrebbe essere ≤ 3 volte la larghezza della traccia per evitare l'auto-accoppiamento (self-coupling) tra le spire della serpentina, che crea discontinuità di impedenza localizzate.
- Posizionamento della Resistenza di Terminazione: La DDR4 usa l'on-die termination (ODT) per i segnali di dati, ma i segnali di comando/indirizzo possono usare la terminazione esterna. I pacchetti di resistenze di terminazione sono posizionati all'estremità finale (far end) della catena fly-by del bus degli indirizzi, vicino all'ultimo dispositivo di memoria. Il posizionamento del resistore dopo l'ultimo dispositivo (non tra i dispositivi) impedisce che i riflessi corrompano i segnali nelle posizioni di memoria intermedie.
Gestione Termica a 75+ Watt
Un Versal Premium completamente utilizzato dissipa oltre 75 W. Anche un Artix-7 di fascia media può raggiungere i 5–10 W in un package compatto senza thermal pad esposto. Il PCB fornisce sia la piattaforma meccanica di montaggio sia un elemento critico del percorso termico.
Approcci di Ingegneria Termica
- Array di Via Termici: Sotto l'exposed thermal pad (pad termico esposto) dell'FPGA: foro da 0,3 mm a un passo di 1,0 mm, riempiti di rame. Un tipico array di 100+ via fornisce circa 10–15 °C/W di resistenza termica attraverso una scheda di 1,6 mm. I via aperti (non riempiti) presentano una resistenza termica di 2–3 volte superiore a causa del vuoto d'aria all'interno del barilotto (barrel). Il processo via riempito in rame di HILPCB ottiene <10% di vuoto (void content), verificato tramite cross-section (sezione trasversale) su pannelli di qualifica.
- Diffusione del Calore attraverso il Piano Interno: I piani in rame di alimentazione e massa hanno una doppia funzione: distribuzione elettrica e conduzione termica laterale. Un piano in rame da 1 oz possiede una conduttività termica di circa 390 W/m·K (rispetto a 0,3 W/m·K per il substrato FR-4). I piani conducono il calore dal footprint dell'FPGA verso le regioni più fredde della scheda dove può dissiparsi tramite l'hardware di montaggio o la convezione.
- Inserti a Moneta in Rame (Copper Coin): Per applicazioni a conduzione raffreddata (militare, aerospaziale, industria pesante), HILPCB pressa dei tasselli di rame lavorati (monete) all'interno di cavità fresate nel laminato PCB direttamente sotto l'FPGA. La "copper coin" fornisce una resistenza termica inferiore a 1 °C/W attraverso la scheda, 10 volte migliore di un array di via standard. Disponibile su schede fino a 64 strati.
- Considerazioni sul Montaggio del Dissipatore (Heatsink): Un dissipatore di grandi dimensioni avvitato alla scheda esercita una forza meccanica che, su una scheda sottile o flessibile, crea una distribuzione disomogenea della pressione. Ciò porta a vuoti nella pasta termica e a punti caldi (hot spot). Le schede con 12+ strati e piani in rame multipli forniscono una rigidità meccanica adeguata (flessione >1 mm sotto carico puntuale di 10 N) per distribuire uniformemente la pressione del dissipatore. Dissipatori di calore a perno (push-pin) o avvitati a molla con compressione calibrata garantiscono una pressione di contatto più omogenea rispetto ai dispositivi di raffreddamento passivi agganciabili (clip-on).
Configurazione, JTAG e Bring-Up della Scheda
L'FPGA deve essere configurato dalla memoria esterna (flash SPI, BPI NOR o tramite SelectMAP) ogni volta che viene alimentato. I circuiti di configurazione e la catena di debug JTAG richiedono una specifica attenzione al PCB, che viene spesso trascurata durante il layout ad alta velocità ma causa critici fallimenti al momento del bring-up.
Layout di Configurazione e Debug
- Pull-Up/Down del Pin della Modalità (Mode Pin): La modalità di boot dell'FPGA è impostata dai livelli di tensione su specifici pin durante l'accensione (power-up). Valori errati, l'assenza di resistori o lasciare i pin flottanti (floating) possono far sì che l'FPGA entri in una modalità di configurazione indesiderata. I mode pin devono avere resistenze di pull-up o pull-down forti (tipicamente 4,7 kΩ) posizionate entro 5 mm dall'FPGA: non all'estremità finale di una lunga traccia che potrebbe raccogliere rumore durante il transitorio di avvio.
- Routing della Configurazione Flash: La configurazione SPI fino a 108 MHz (modalità x4 su Xilinx) necessita di tracce ad impedenza controllata tra l'FPGA e il dispositivo flash. L'integrità del segnale di clock è critica: il ringing (squillo) su SCK può fare un double-clocking sulla flash, compromettendo il bitstream. Resistenza di terminazione serie (Series termination) (33 Ω) al pin di uscita del clock dell'FPGA, posizionata entro 5 mm dal pin.
- Integrità della Catena JTAG: Nelle schede multi-FPGA, la catena JTAG (TDI→TDO→TCK→TMS) deve essere attentamente pianificata con una terminazione serie (tipicamente 33 Ω) vicino al driver per evitare riflessioni a frequenze TCK fino a 66 MHz. I segnali JTAG dovrebbero essere instradati sugli strati interni per l'immunità al rumore, con via di cucitura a massa (ground stitching vias) a ogni transizione di strato.
- Power Sequencing (Sequenza di Alimentazione): La maggior parte delle FPGA necessita di un ordine di avvio specifico, di solito prima VCCINT, poi VCCAUX, quindi VCCO. Il PCB deve supportare il circuito di sequenza (IC di gestione dell'alimentazione o sequencer discreto) con adeguato disaccoppiamento e instradamento del segnale di enable (abilitazione). Un errato sequencing può causare fenomeni di latch-up o danni all'FPGA.
Dal Prototipo alla Produzione
I programmi FPGA passano generalmente attraverso fasi di prototipo, fase pilota e produzione. Ogni fase ha priorità diverse, ma utilizzare materiali e processi coerenti in tutte le fasi previene il problema comune per cui un progetto che funziona su schede di grado prototipale, fallisce poi su pannelli di produzione con tolleranze di Dk più rigide o con un diverso trattamento della superficie in rame.
Supporto al Programma
- Prototypo: Da 5 a 20 schede con turnaround (ritorno) di 7–10 giorni. Stessi materiali e processi usati per la produzione. Revisione dello stack-up e modellazione dell'impedenza prima che inizia il layout. Report DFM per identificare potenziali problemi prima del "first article" (primo articolo).
- Produzione Pilota: Da 50 a 500 schede con un'ispezione formale (first article inspection): misure dimensionali, analisi della microsezione (microsection analysis), dati di impedenza TDR e verifica della profondità del back-drill. Blocco dei parametri di processo (Process parameter lock) per il trasferimento in produzione.
- Produzione di Volume: Oltre 1.000 schede/anno con monitoraggio SPC sui parametri critici (spessore rame, uniformità dell'incisione, impedenza, spessore della placcatura). Ottimizzazione dell'uso del pannello e sviluppo automatizzato delle fixture (apparecchiature) di test.
Richiedi un modello di stack-up e una simulazione di impedenza per il tuo progetto FPGA →
Domande Frequenti (FAQ)
Perché il routing del BGA escape è così critico nel design dei PCB FPGA? Il ball pitch (passo delle sfere) del package BGA determina il numero totale di strati del PCB, la tecnologia dei via (fori passanti) e i costi di fabbricazione. Per package con passo di 0,8 mm o inferiore, i tradizionali via passanti sono troppo grandi, richiedendo una produzione HDI con micro-via forati al laser e costruzione sequenziale (sequential build-up) per far emergere (escape) con successo tutti i segnali fuori dal footprint del BGA.
Come influisce il PCB sulle performance dei transceiver multi-gigabit? A oltre 28 Gbps, la perdita di inserzione (insertion loss), la risonanza degli stub dei via e la ruvidità delle tracce degradano drasticamente l'integrità del segnale. L'uso di laminati a bassa perdita (low-loss, come il Megtron 6), di fogli di rame a profilo ultra-basso (HVLP) e il back-drilling degli stub dei via assicurano che il canale di trasmissione rimanga all'interno del budget di equalizzazione (equalization budget) del ricevitore.
Qual è la migliore strategia di disaccoppiamento per le reti di distribuzione dell'alimentazione (PDN) negli FPGA? Un design efficace del PDN si basa su coppie di piani in rame dedicati per fornire capacità ad alta frequenza a bassa induttanza, in combinazione con condensatori di disaccoppiamento montati come via-in-pad direttamente sotto l'FPGA. Ciò minimizza l'induttanza di loop (loop inductance) e assicura che l'impedenza target sia rispettata dalla CC fino a 500 MHz.
Come viene gestito il calore sulle schede FPGA ad alta potenza? Le FPGA che dissipano 75+ W necessitano di array di via termici (riempiti in rame) posti sotto il package per condurre il calore verso i piani interni o ad un dissipatore (heatsink) posto sul fondo. Per gli ambienti a raffreddamento per conduzione (conduction-cooled) più estremi, l'inserimento di "monete di rame" (copper coins) integrate offre una resistenza termica estremamente bassa, spingendo il calore direttamente attraverso la scheda.