La protezione ESD HDMI è l'insieme di componenti, layout, percorsi di ritorno e prove che impedisce a una scarica applicata alla porta di danneggiare il ricevitore o il trasmettitore, bloccare il link o corrompere DDC, HPD e CEC. Non coincide con l'aggiunta di un array TVS: la tensione che raggiunge l'IC dipende anche da package, footprint, trace, via, piani, shield e stato operativo del prodotto.
Questa guida serve a progettisti hardware/PCB e SI/EMC, NPI/qualità, test e acquisti. Copre la decisione dal threat model alla RFQ. Non definisce il livello ESD obbligatorio del prodotto, non sostituisce la specifica HDMI o la product standard e non garantisce che il rating IEC del singolo TVS diventi automaticamente un pass dell'apparecchiatura.
Punti chiave
- HBM e CDM valutano la robustezza del componente durante manufacturing e handling; IEC 61000-4-2 valuta l'immunità del sistema. I livelli non sono intercambiabili.
- Dividere la porta in domini: TMDS/FRL, DDC, HPD, CEC, +5 V e shield hanno tensioni, banda, direzione e failure mode differenti.
- Per il TVS non basta una capacità sub-pF. Servono VRWM, breakdown, clamping alla corrente rilevante, resistenza dinamica, leakage, capacità con bias, S-parameter e comportamento del package.
- Il percorso connettore → TVS → ritorno deve intercettare la corrente prima dell'IC. Via o stub prima del clamp possono annullare il vantaggio di un dispositivo migliore.
- Il footprint fa parte del canale HDMI: pad, neck-down, via, coppia sbilanciata e stub possono degradare insertion loss, return loss e conversione di modo.
- Common-mode choke, PPTC, resistenza serie e collegamento shield-ground non sono ricette universali; si inseriscono solo dopo avere definito il problema che devono risolvere.
- Un cable discharge event deve avere circuito, tensione, tipo/lunghezza del cavo, sequenza e criteri propri. Non va chiamato automaticamente test IEC.
- Durante la prova si monitora la funzione, non solo la sopravvivenza: link, video, DDC/EDID, HPD, CEC, alimentazione, reset, errori e recovery devono essere osservabili.
- Una seconda fonte TVS è approvabile solo dopo confronto elettrico, SI, package, land pattern e test; lo stesso numero di canali non rende due array equivalenti.
- La RFQ deve congelare stack-up, routing critico, BOM, alternative, assembly, inspection, test e report. Senza questi dati, offerte apparentemente simili non hanno lo stesso rischio.
Contenuto
- Quale problema deve risolvere la protezione
- Come separare ESD del componente e del sistema
- Come dividere i pin HDMI in domini
- Come scegliere il TVS
- Come progettare il percorso di corrente
- Come proteggere TMDS e FRL senza perdere margine
- Come proteggere DDC, HPD, CEC e +5 V
- Come decidere shield, chassis e signal ground
- Come trattare hot-plug e cable discharge
- Quando usare choke, resistenze o limitazione di corrente
- Quali controlli DFM, DFA e SI eseguire
- Come costruire il piano di validazione
- Come diagnosticare i fallimenti
- Come gestire EVT, DVT e PVT
- Come qualificare componenti e fornitori
- Da quali fattori dipendono costo e tempi
- Che cosa includere nella RFQ
- Quali attività può valutare HILPCB
- Domande frequenti
Quale problema deve risolvere la protezione ESD HDMI?
Deve offrire alla corrente transiente un percorso preferenziale, corto e controllato verso il riferimento appropriato, mantenendo entro i limiti sia lo stress sull'elettronica sia la degradazione del canale. Il requisito completo include danno permanente, upset temporaneo, recovery, emissione accoppiata e comportamento dopo eventi ripetuti.
Prima dello schematico, scrivere un threat model di porta:
| Domanda | Decisione da congelare | Evidenza attesa |
|---|---|---|
| Dove può arrivare la scarica? | Shell, pin accessibili, area connettore, enclosure, punti indiretti | Disegno meccanico e test-point map |
| In quali stati? | Powered, standby, unpowered, cavo inserito/rimosso, sorgente o sink | State matrix |
| Quale comportamento è accettabile? | Nessun disturbo, disturbo con auto-recovery, intervento utente o nessun danno | Performance criteria del prodotto |
| Quali interfacce restano attive? | Video/link, DDC/EDID, HPD, CEC, +5 V e funzioni condivise | Functional monitor plan |
| Quale riferimento assorbe la corrente? | Chassis, shield, signal ground o rete controllata fra domini | Current-path drawing |
| Quale prova contrattuale si applica? | Edizione, livelli, punti, polarità, conteggio e orientamenti | Compliance matrix approvata |
La robustezza non appartiene a un solo owner. Se il product owner sceglie la severità ma il PCB designer non conosce lo chassis, oppure il laboratorio prova una configurazione diversa dal DVT, il risultato non è ripetibile.
| Decisione | Owner principale | Contributo degli altri | Deliverable |
|---|---|---|---|
| Livelli e recovery | Product/compliance owner | EMC lab e system engineer | Test specification |
| Limiti del PHY/IC | Hardware/silicon owner | Component vendor | Absolute maximum, current limit, state behavior |
| Protezione e layout | Hardware/PCB designer | SI/EMC e fabbricatore | Schematic, current path, placement e routing |
| Shield/chassis | Mechanical/system EMC | PCB designer | Bonding strategy e enclosure drawing |
| Test e diagnosi | Test/EMC engineer | Firmware e hardware | Monitor, log, fixture e failure criteria |
| Assemblaggio | EMS/NPI | Component e PCB engineer | DFM/DFA, stencil, AOI e rework rule |
| Alternative e lifecycle | Procurement | Engineering e quality | AVL, equivalence dossier e change control |
Come separare ESD del componente e immunità del sistema?
HBM e CDM descrivono stress del componente in ambienti di produzione e handling. IEC 61000-4-2 descrive una prova di immunità sull'apparecchiatura, con generatore, setup, punti di scarica e criteri operativi. Un IC con un rating HBM elevato può ancora fallire nel sistema; un TVS con un alto rating IEC può sopravvivere ma lasciare una tensione residua incompatibile con l'IC.
| Voce | HBM/CDM del componente | IEC 61000-4-2 del sistema |
|---|---|---|
| Oggetto valutato | Singolo dispositivo semiconduttore | Apparecchiatura, enclosure, cablaggio e stato operativo |
| Obiettivo | Robustezza di manufacturing/handling | Immunità funzionale e assenza di danno |
| Percorso dominante | Pin/package del componente | Porta, chassis, piani, cablaggio e accoppiamento |
| Risultato utile | Rating del componente | Performance/recovery del prodotto |
| Uso nel progetto | Definire il margine interno e il rischio IC | Definire e verificare l'architettura di sistema |
La specifica di prodotto deve indicare edizione IEC, modalità di scarica, livelli, polarità, numero di eventi, intervallo, punti diretti/indiretti, orientamento e criteri di recovery. Copiare un livello dal datasheet del TVS non completa questa specifica.
Come dividere i pin HDMI in domini di protezione?
La porta va scomposta per funzione. Le coppie ad alta velocità hanno il vincolo SI più stretto; le linee di controllo richiedono compatibilità di tensione, leakage e stato; il +5 V richiede coordinamento fra transienti e fault di alimentazione; la shell governa il percorso verso enclosure/chassis.
| Dominio | Rischio dominante | Criterio del protettore | Vincolo funzionale | Verifica minima |
|---|---|---|---|---|
| TMDS/FRL | ESD sul connettore, accoppiamento e overshoot | Bassa Vclamp/Rdyn e parassiti compatibili con la banda | Insertion/return loss, skew, mode conversion | S-parameter o channel test più test ESD |
| DDC SDA/SCL | Clamp errato, leakage, back-powering e falsi fronti | VRWM e leakage per tutti gli stati | Pull-up, rise time, EDID e powered-off behavior | Transazioni DDC prima/durante/dopo stress |
| HPD | Evento su linea di rilevamento e commutazione | Clamp e corrente compatibili con il receiver/driver | Soglie, debounce e hot-plug timing | Detect, interrupt e recovery |
| CEC | Bus single-wire condiviso e leakage | Capacità/leakage e tensione compatibili | Dominant/recessive level e timing | Messaggi CEC e bus idle |
| +5 V | ESD, corto, inrush o back-feed | TVS più protezione di fault coordinata | Caduta, current limit e sequencing | Voltage/current capture e fault recovery |
| Shell/shield | Corrente verso enclosure e common-mode | Bond a bassa impedenza o rete definita dal sistema | EMI, ground loop e sicurezza | Current-path review più prova diretta/indiretta |
Per la geometria complessiva della porta, il lancio del connettore e lo stack-up, usare come input anche la guida al design PCB HDMI, la scelta del connettore HDMI da PCB e la pianificazione dello stack-up HDMI. Questa pagina resta focalizzata sul boundary di protezione e sulla sua qualifica.
Come scegliere un TVS per HDMI oltre la capacità nominale?
Si parte dalla tensione normale e dal limite dell'IC, poi si verifica il comportamento transiente e infine l'impatto sul canale. Il valore più basso di capacità non è automaticamente il miglior dispositivo se clamping, leakage, package o supply status sono incompatibili.
Scheda di selezione del TVS
| Parametro | Domanda corretta | Errore da evitare |
|---|---|---|
| VRWM | Supera la massima tensione reale della linea, incluse tolleranze e stati? | Usare la tensione nominale senza worst case |
| VBR | Con quale corrente è definita e quanto margine lascia? | Chiamarla tensione di clamp |
| Vclamp | A quale corrente, impulso e direzione è misurata? | Confrontare numeri ottenuti con metodi diversi |
| Rdyn | Quanto cresce la tensione con la corrente? | Ignorare la pendenza dopo l'innesco |
| IEC/TLP waveform | Sono disponibili forma d'onda e condizioni utili? | Fermarsi al solo badge di livello |
| Leakage | È accettabile a caldo, a bias e da spento? | Verificare solo a temperatura ambiente |
| Capacitance | È specificata con bias, frequenza e tolleranza? | Usare un tipico senza condizioni |
| Channel matching | Quanto differiscono i canali di una coppia? | Guardare solo la capacità media |
| S-parameter | Copre la banda e il land pattern reali? | Dedurre HDMI 2.1 da un valore pF |
| Package/flow-through | Permette routing diritto e ritorno corto? | Scegliere un pinout che crea stub o incroci |
| Failure behavior | Dopo stress tende ad aprirsi, perdere o cortocircuitare? | Valutare solo la sopravvivenza iniziale |
| Lifecycle | Orderable, package, MSL, change notice e seconda fonte sono gestibili? | Congelare un nome famiglia senza part number |
La tensione vista dall'IC può essere pensata come somma di:
- tensione del TVS alla corrente istantanea;
- incremento dovuto alla resistenza dinamica;
- L·di/dt di package, trace, via e ritorno;
- accoppiamento verso piani o trace adiacenti;
- risposta della protezione interna dell'IC.
Per questo l'absolute maximum dell'IC è un boundary, non una prova che il sistema sia sicuro. Se il vendor del PHY fornisce una current limit curve, una protection guideline o un reference design, tali dati devono entrare nel confronto. Se non li fornisce, il rischio residuo va risolto con misura e margine di sistema.
Unidirezionale o bidirezionale?
La scelta dipende dalla forma d'onda normale, dai rail interni, dalla strategia di clamp e dal comportamento powered-off. Un dispositivo unidirezionale può offrire un percorso differente per polarità; un bidirezionale può evitare conduzione indesiderata in alcune linee ma avere altri trade-off. La decisione deve seguire lo schematico interno noto, non una regola HDMI generica.
Come progettare il percorso di corrente ESD sul PCB?
Il layout efficace crea una boundary: dal connettore alla TVS la trace è non protetta; dopo il clamp è protetta. Questa prima zona deve essere corta, diretta, senza rami verso l'IC e lontana dalle trace già protette.
Regole di layout verificabili
- Posizionare il TVS al connettore, prima di test point, via, mux, common-mode choke o ramo verso l'IC, salvo un'architettura motivata e verificata.
- Usare un package flow-through quando riduce stub, neck-down e asimmetria della coppia.
- Non cambiare layer nella zona connector-to-TVS se si può mantenere il percorso sullo stesso layer.
- Collegare il terminale di ritorno con geometria corta e larga al piano scelto; mettere le via accanto al pad, non alla fine di una trace.
- Evitare che la corrente clampata attraversi neck, split o aperture del piano.
- Separare fisicamente le trace non protette da quelle protette e dai segnali sensibili.
- Mantenere le due metà della coppia equivalenti attraverso pad, maschera, via e breakout.
- Non creare un test point ad alto stub sul lato non protetto delle linee ad alta velocità.
- Documentare la corrente attesa verso chassis/signal ground e il punto in cui i domini si uniscono.
- Rieseguire la review se cambiano connettore, package TVS, enclosure, stack-up o layer assignment.
Le regole di routing PCB ad alta frequenza restano valide, ma nell'area ESD la priorità aggiuntiva è impedire che la corrente scelga il ramo verso il PHY. Su breakout molto densi, un PCB HDI può ridurre congestione e stub; l'utilità deve essere confermata dalla costruzione reale, non dal solo nome della tecnologia.
Come proteggere TMDS e FRL senza perdere margine del canale?
Il protettore deve essere qualificato per la banda effettiva del progetto. TMDS e FRL non vanno trattati come etichette equivalenti: data rate, spettro, loss budget e compliance point possono richiedere dispositivi, package e layout diversi.
Controlli sul canale
- usare S-parameter del componente e, quando disponibile, del package con land pattern;
- includere pad, breakout, via e discontinuità nel modello del canale;
- controllare insertion loss, return loss, crosstalk e conversione da differenziale a common mode;
- verificare matching di capacità e geometria fra P/N e fra lane;
- non dedurre la compatibilità dal solo eye diagram di una reference board diversa;
- misurare o simulare sia la BOM primaria sia l'alternativa;
- collegare il risultato allo stack-up, alla rugosità del rame e al connettore reali;
- validare con il pattern, data rate, cavo e PHY previsti dal progetto.
Un array multicanale riduce component count, ma può introdurre coupling o vincolare il breakout. Dispositivi a canale singolo offrono maggiore libertà, ma moltiplicano placement, via e variabilità di montaggio. La scelta si fa sul canale e sul percorso ESD insieme.
Per schede con loss budget stretto, coinvolgere presto il fabbricatore del PCB ad alta velocità e congelare una revisione di stack-up e impedance table. Cambiare solder mask, copper thickness o dielectric dopo la validazione può alterare il margine anche se il TVS resta identico.
Come proteggere DDC, HPD, CEC e +5 V?
Queste linee non devono ereditare automaticamente il TVS delle coppie veloci. Il loro problema principale è la compatibilità elettrica in tutti gli stati, inclusi power-off e hot-plug.
DDC
Verificare tensione massima, pull-up, rise time, leakage del clamp, bus capacitance e back-powering. Il lato su cui si trovano pull-up, level shifter o switch DDC cambia la corrente durante un evento. La prova deve includere lettura EDID e transazioni ripetute, non soltanto un livello statico.
HPD
Definire chi guida la linea, soglie, debounce, powered-off state e percorso verso i rail. Una resistenza serie può limitare corrente o controllare un fronte, ma aggiunge caduta e costante di tempo: valore e posizione derivano dall'input model e dalla timing requirement.
CEC
CEC è un bus condiviso e sensibile a leakage e capacità. Verificare bus idle, livelli dominant/recessive, timing e unità spente. Un clamp che sembra innocuo a temperatura ambiente può alterare il margine di un bus con più dispositivi.
+5 V
Separare due problemi:
- ESD/transiente rapido, gestito dal percorso di clamp;
- corto, overload, inrush e back-feed, gestiti da fuse, PPTC, current-limited switch o altra protezione di alimentazione.
Un PPTC non è obbligatorio: resistenza, temperatura, hold/trip current e recovery possono essere incompatibili con la caduta ammessa. Anche un TVS di potenza deve essere coordinato con la sorgente; se resta in conduzione senza un elemento di limitazione, può trasformare un transiente in un fault termico.
Come decidere il collegamento fra shield, chassis e signal ground?
La risposta dipende dall'enclosure e dal percorso di corrente. Con un chassis conduttivo, un bond corto della shell al chassis può intercettare la scarica al boundary. In un prodotto senza chassis definito, la shell può richiedere un collegamento controllato al signal ground. Una rete RC o capacitiva può aiutare un obiettivo EMI specifico, ma non è un sostituto automatico di un percorso ESD a bassa impedenza.
Valutare:
- posizione fisica del bond rispetto al connettore;
- impedenza ad alta frequenza di spring, vite, seam e plane;
- isolamento/sicurezza e requisiti del prodotto;
- ground loop a bassa frequenza;
- corrente che attraversa i reference plane del PHY;
- accoppiamento verso altri connettori, antenna, display e cavi;
- comportamento in ogni orientamento della pistola e del prodotto.
La decisione deve apparire nello schematico e nel disegno meccanico. Una nota generica “shield to ground” lascia al layout o all'assemblaggio una scelta che cambia l'esito EMC.
Come trattare hot-plug e cable discharge event?
Hot-plug è uno stato funzionale; CDE è un evento che il progetto deve definire. Un cavo può accumulare carica e scaricarla durante l'inserimento, ma severità e forma d'onda dipendono da capacità, tensione, geometria, contatti, resistenze e sequenza. Non esiste un'unica procedura CDE da chiamare automaticamente IEC 61000-4-2.
Una specifica CDE utile indica:
- tipo, lunghezza e preparazione del cavo;
- circuito e tensione di carica;
- pin/shell e ordine di contatto;
- stato di source, sink e alimentazioni;
- numero, polarità e intervallo degli eventi;
- collegamenti di chassis e terra;
- funzioni monitorate;
- recovery accettabile;
- ispezione e misure post-stress;
- regola per confrontare revisioni o fornitori.
Durante hot-plug acquisire +5 V, HPD, rail del PHY e reset. Questa cattura distingue un vero overstress dall'IC da un brownout, back-feed, latch-up o firmware recovery incompleto.
Quando usare common-mode choke, resistenze o limitazione di corrente?
Solo quando una misura identifica il problema e il componente risolve quel meccanismo senza compromettere gli altri requisiti.
| Opzione | Utile quando | Rischio introdotto | Prova decisionale |
|---|---|---|---|
| Common-mode choke | Rumore common-mode o emissione sul cavo è dominante | Insertion/return loss, mode conversion, saturazione o imbalance | S-parameter, eye/channel e scan EMI |
| Resistenza serie | Serve limitare corrente o controllare un edge su linea lenta | Caduta, timing e soglie | Waveform e functional timing |
| PPTC/fuse | Serve protezione persistente da overload | Resistenza, temperatura e recovery | Fault current, drop e thermal test |
| Load switch | Servono current limit, reverse blocking o sequencing | Rds(on), transiente e control dependency | Hot-plug, fault e power-state matrix |
| Capacitore/RC shield-ground | Serve accoppiamento HF controllato | Risonanza, leakage o percorso ESD insufficiente | Impedance/current-path e EMC test |
Un common-mode choke non corregge un ritorno TVS lungo. Prima si risolve la topologia di protezione; poi si aggiunge il filtro solo se il margine EMI lo richiede.
Quali controlli DFM, DFA e SI eseguire prima del release?
La zona HDMI deve essere trattata come un singolo oggetto elettromeccanico: connettore, TVS, eventuale filtro, via, piani, stencil e keep-out.
DFM del PCB
- stack-up e impedance table revisionati;
- copper finished, solder mask e reference plane coerenti col modello;
- minimum neck-down e breakout producibili;
- via di ritorno con drill, annular ring e plane connection verificati;
- nessuno split, void o anti-pad critico sotto la zona;
- clearance fra lato non protetto e protetto;
- land pattern controllato contro la revisione del package;
- test coupon e requirement di impedenza definiti quando applicabili.
DFA dell'assemblaggio
- orientamento e pin 1 non ambigui;
- aperture stencil adatte a package piccoli e pad exposed;
- solder mask web producibile;
- AOI capace di verificare presenza, polarità e bridging;
- regola per X-ray se le giunzioni rilevanti non sono visibili;
- profilo reflow e MSL coerenti con i componenti;
- rework limitato e documentato nella zona ad alta velocità;
- BOM/DNP variante non deve lasciare stub o percorso non protetto.
SI e layout review
La review deve confrontare post-layout extraction o almeno un modello realistico della discontinuità con la BOM primaria e alternativa. Per costruzioni multistrato, il PCB multilayer deve mantenere reference plane continui e transizioni controllate nella regione del connettore.
Come costruire un piano di validazione ESD HDMI?
Il piano collega ogni stress a uno stato operativo, una funzione monitorata, un criterio di recovery e un'ispezione post-test. “Si accende ancora” non rileva errori latenti, margine ridotto o danno a una sola funzione.
| Stress/punto | Stati da includere | Monitor in tempo reale | Controllo post-test |
|---|---|---|---|
| Shell/direct discharge | Streaming attivo, standby, off | Link, reset, rail e log errori | Ispezione, leakage e full functional |
| Area connettore/air discharge | Più orientamenti e gap realistici | Video, HPD e DDC | Reconnect e cold boot |
| Indirect coupling | Funzioni sensibili attive | Error count e system recovery | Regressione completa |
| DDC/HPD/CEC | Powered e unpowered combinations | Bus waveform e transazioni | EDID, CEC e hot-plug sequence |
| +5 V | Source/sink e fault states | Voltage/current, brownout e back-feed | Current limit e thermal inspection |
| CDE definito dal progetto | Inserimento/rimozione e cavo caricato | Rail, link, HPD e reset | Ripetizione, leakage e comparison |
Sequenza consigliata
- Congelare test specification, revisione hardware/software e configurazione cavi.
- Eseguire baseline funzionale e, per le lane, baseline SI concordata.
- Fotografare punti, orientamenti e setup.
- Applicare gli eventi secondo matrice, registrando polarità e conteggio.
- Acquisire waveform e log sincronizzati quando un failure è intermittente.
- Classificare recovery: nessun disturbo, auto-recovery, intervento operatore, power cycle o danno.
- Ripetere full functional e controlli di leakage/short dopo lo stress.
- Se il margine è critico, correlare con TDR/VNA, near-field scan o current probe.
- Aprire una failure analysis con unità, punto, evento e revisione tracciabili.
- Ripetere la prova sulla correzione e su campioni rappresentativi, non solo sull'unità migliore.
IEC 61000-4-2 è la base quando richiesta dalla specifica del prodotto, ma livelli, punti e criteri devono restare contrattuali. Il laboratorio deve sapere se una perdita video con recupero automatico è accettabile o è già un fail.
Come diagnosticare un fallimento ESD HDMI?
Prima si classifica il sintomo, poi si modifica il progetto. Aggiungere un TVS più grande senza sapere se il problema è clamp, accoppiamento, SI o alimentazione può peggiorare il canale senza eliminare il failure.
| Sintomo | Meccanismo probabile | Misura discriminante | Correzione da valutare |
|---|---|---|---|
| IC danneggiato, TVS integro | Vclamp/Rdyn o L·di/dt troppo alti | Waveform al nodo protetto e current path review | TVS diverso, ritorno più corto, boundary migliore |
| TVS in corto o leakage alto | Stress oltre capacità o coordinamento errato | Curve pre/post, thermal e failure analysis | Dispositivo/architettura e limitazione di corrente |
| Black screen con auto-recovery | Common-mode coupling, reset o link upset | Error log, rail/reset capture e near-field scan | Shield/bonding, decoupling, layout o firmware recovery |
| EDID non letto | DDC clamp/leakage, pull-up o level shift | SDA/SCL waveform in più power states | TVS e architettura DDC corretti |
| HPD bloccato | Clamp o back-powering sul pin | HPD/rail capture durante hot-plug | Stato powered-off e serie/clamp rivisti |
| CEC intermittente | Capacitance/leakage o ground shift | Bus timing e idle level | Protezione CEC dedicata e ritorno |
| Eye/channel degradato | Package/footprint/capacitance mismatch | S-parameter, TDR o compliance test | Flow-through, package e breakout |
| Pass diretto, fail indiretto | Accoppiamento enclosure/piani | Current probe e scan spaziale | Chassis path, spacing e plane strategy |
| Fail solo dopo più eventi | Danno cumulativo o thermal recovery | Leakage e parametri dopo ogni step | Derating, dispositivo e acceptance limit |
Conservare almeno un'unità non sottoposta a stress come golden sample. Senza baseline, una variazione di cavo, firmware o assemblaggio può essere scambiata per danno ESD.
Come gestire la protezione HDMI in EVT, DVT e PVT?
EVT: dimostrare l'architettura
- chiudere threat model, pin-domain e current-path drawing;
- provare almeno due opzioni TVS se il margine SI o clamping è incerto;
- includere probe point temporanei senza creare stub nella revisione finale;
- testare powered/unpowered, hot-plug e recovery;
- correlare simulazione/layout con le prime misure;
- trasformare i failure in regole schematic/layout, non in rework non documentati.
DVT: dimostrare il requisito
- congelare BOM, stack-up, enclosure, cavo, firmware e test specification;
- usare campioni rappresentativi e più orientamenti;
- eseguire direct/indirect discharge e CDE solo secondo procedure definite;
- registrare performance criteria e post-stress checks;
- qualificare la variante e la seconda fonte con la stessa matrice;
- mantenere report, fotografie, log e deviazioni tracciabili.
PVT: dimostrare il processo
- confermare stencil, placement, reflow, AOI/X-ray e rework rule;
- usare una FAI per sistemi ad alta velocità per verificare package, orientamento, land pattern e BOM;
- definire production test realistico: presenza/short, DDC/HPD/CEC, video/link e power checks;
- collegare seriale PCBA, lotti TVS/connettore e risultati;
- bloccare sostituzioni non approvate;
- impostare trigger di requalification per component, footprint, stack-up, connettore, enclosure o firmware.
Una panoramica più ampia dei gate è disponibile nella guida EVT/DVT/PVT per SI ad alta velocità; qui il criterio specifico è preservare contemporaneamente immunità, funzione HDMI e margine del canale.
Come qualificare componenti, alternative e fornitori?
Procurement deve acquistare un orderable preciso, non una descrizione “TVS HDMI”. Il dossier di approvazione deve restare leggibile anche quando il componente primario entra in allocation o cambia package revision.
Matrice di equivalenza
| Voce | Deve essere identica o equivalente? | Chi approva |
|---|---|---|
| Numero canali e pinout | Compatibile con schematic e land pattern | Hardware/PCB |
| VRWM, VBR, Vclamp e Rdyn | Margine dimostrato nelle stesse condizioni | Hardware/EMC |
| Leakage e powered-off behavior | Compatibile su temperatura e stati | Hardware |
| C-V e channel matching | Compatibile col canale reale | SI engineer |
| S-parameter/banda | Margine verificato con layout | SI engineer |
| IEC/TLP evidence | Metodo e forma d'onda confrontabili | EMC/quality |
| Package, MSL e reflow | Assemblabile senza cambio nascosto | NPI/EMS |
| Lifecycle e PCN | Accettabile per programma e scorte | Procurement/quality |
| Sistema completo | Stessa matrice ESD e funzionale | Product/compliance |
Un'alternativa che richiede un land pattern diverso è una revisione PCB, non una drop-in. Anche con lo stesso footprint, capacità di canale, ground pin e routing interno possono cambiare il comportamento. La qualification record deve includere datasheet revision, modello SI, test report e deviation approval.
Per il fornitore PCB/PCBA, verificare:
- esperienza con breakout HDMI e package TVS scelto;
- capacità di mantenere stack-up e impedance table revisionati;
- DFM sul boundary connector-protection;
- controllo stencil e ispezione dei package piccoli;
- tracciabilità BOM/lotto e gestione PCN;
- functional test concordato, con fixture e coverage dichiarati;
- processo di nonconformity e change control;
- disponibilità di report soltanto se inclusi in quotazione.
Da quali fattori dipendono costo e tempi della protezione ESD HDMI?
Il TVS raramente è l'unico driver. Costo e tempo dipendono dall'intera decisione di porta.
| Driver | Effetto possibile | Come ridurre l'incertezza |
|---|---|---|
| Package fine-pitch o land pattern difficile | Stencil, AOI/X-ray e rework più impegnativi | DFA precoce e footprint approvato |
| Stack-up/loss requirement | Materiale, coupon e controllo impedenza | Stack-up revisionato prima della RFQ |
| Componenti single-source | Allocation, MOQ e schedule risk | AVL qualificata e lifecycle review |
| Connettore e shield custom | Procurement e meccanica più lunghi | Exact orderable e drawing congelati |
| Test ESD/compliance | Lab, fixture, campioni e debug iteration | Matrice e booking in DVT plan |
| S-parameter o SI validation | Modellazione e campioni aggiuntivi | File e acceptance criteria disponibili |
| Functional fixture | NRE e sviluppo software/hardware | Coverage e ownership definiti |
| Report e tracciabilità | Tempo quality e data retention | Deliverable espliciti in RFQ |
Il lead time va confermato per la combinazione reale di PCB, componenti, assembly, fixture e test. Un preventivo rapido senza disponibilità del TVS o del connettore non è una data di consegna affidabile.
Che cosa includere in una RFQ per PCB o PCBA HDMI?
Una RFQ completa permette a engineering e procurement di confrontare offerte sullo stesso perimetro.
Dati di progetto
- Gerber o ODB++, drill, netlist, drawing e revision;
- stack-up, materiale, copper finished, thickness e impedance table;
- layer e classi delle coppie HDMI;
- connettore, shield/chassis drawing e keep-out;
- schematico della protezione e current-path note;
- livelli e standard di workmanship richiesti.
BOM e assemblaggio
- exact manufacturer part number e orderable;
- AVL e alternative già approvate;
- package, MSL, lifecycle e sourcing responsibility;
- centroid, polarity/orientation e assembly drawing;
- stencil o requirement speciali;
- DNP/variant matrix;
- regole di rework e pulizia.
Test e deliverable
- electrical test del bare PCB e coupon/impedance report se richiesti;
- AOI, X-ray o inspection criteria;
- functional coverage per video/link, DDC, HPD, CEC e +5 V;
- test ESD/compliance soltanto se incluso, con procedura e criteri;
- FAI, serializzazione, lot traceability e data retention;
- CoC, report, nonconformity e deviation workflow;
- quantità prototipo/NPI/volume e packaging;
- target schedule, split delivery e ownership dei componenti.
Il preventivo deve dichiarare quali attività sono incluse, quali richiedono NRE, quali dipendono da laboratorio esterno e quali alternative sono proposte. Non accettare una sostituzione TVS basata soltanto su disponibilità o numero di canali.
Qual è il perimetro di HILPCB?
HILPCB può valutare fabbricazione del PCB, controllo di impedenza, DFM della zona connettore/protezione e assemblaggio SMT in base ai file e ai componenti del progetto. Per una fornitura coordinata di PCB, sourcing e PCBA è disponibile il percorso di assemblaggio chiavi in mano, ma disponibilità, alternative, test, report, capacità combinate, costo e lead time devono essere confermati in quotazione.
La responsabilità del requisito ESD, della conformità HDMI e della certificazione del prodotto finale resta al product owner e agli enti/laboratori applicabili. Una review HILPCB può identificare rischi di producibilità, assembly e layout; non sostituisce la validazione SI/EMC del sistema completo.
FAQ
Un TVS con rating IEC elevato garantisce che la porta HDMI superi IEC 61000-4-2?
No. Il rating indica la prova del componente nelle condizioni del datasheet. Il risultato del sistema dipende da enclosure, punto di scarica, layout, ritorno, IC, alimentazioni, firmware e criteri di recovery. La porta completa deve essere provata nella configurazione del prodotto.
Qual è la capacità massima accettabile per un TVS HDMI?
Non esiste un valore universale. Data rate, banda, loss budget, package, footprint, channel matching e stack-up determinano il margine. La decisione deve usare S-parameter o una verifica del canale reale, non il solo valore tipico in pF.
Posso usare lo stesso array TVS per TMDS/FRL e DDC, HPD o CEC?
Solo se tensione, leakage, capacità, pinout e comportamento in tutti gli stati sono compatibili. Di norma le coppie veloci e le linee di controllo hanno criteri diversi; un dispositivo dedicato per dominio rende la verifica più chiara.
Il TVS va prima o dopo il common-mode choke?
Il primo obiettivo è intercettare la scarica al boundary e darle un ritorno corto. L'ordine con un choke dipende dall'architettura e dal percorso del componente, ma non si deve lasciare un ramo verso il PHY prima del clamp. Entrambe le opzioni vanno verificate per ESD e SI.
Servono sempre più via sul ground del TVS?
Servono bassa induttanza e connessione diretta al riferimento scelto. Più via adiacenti spesso aiutano, ma numero, dimensione, plane connection e geometria devono essere valutati insieme. Via lontane collegate da una trace lunga non risolvono il problema.
HBM dell'IC e livello IEC della porta sono confrontabili?
No. HBM/CDM sono modelli ESD del componente; IEC 61000-4-2 è una prova di immunità dell'apparecchiatura. Non esiste una conversione semplice fra i livelli e nessuno dei due sostituisce l'altro.
Un cable discharge event è parte di IEC 61000-4-2?
Non automaticamente. Se il progetto considera CDE, deve definire circuito di carica, tensione, cavo, sequenza, punti e criteri. La procedura può integrare il piano di validazione, ma non va presentata come IEC senza una base normativa specifica.
Il pin +5 V richiede sempre PPTC e TVS?
No. ESD e fault persistente sono problemi distinti. TVS, fuse, PPTC o load switch si scelgono da current limit, caduta ammessa, inrush, back-feed, temperatura e recovery. La rete deve essere coordinata con la sorgente.
Come si approva una seconda fonte TVS?
Confrontando VRWM, VBR, Vclamp alle stesse condizioni, Rdyn, leakage, C-V, S-parameter, channel matching, package, land pattern, MSL e lifecycle. Poi si ripetono SI e test ESD/funzionali previsti dal change-control plan.
Quali funzioni HDMI devono essere monitorate durante l'ESD?
Almeno link/video, errori, DDC/EDID, HPD, CEC, +5 V, rail interni, reset e recovery. La selezione esatta dipende dal prodotto e dagli stati operativi, inclusi standby e power-off.
Quando il collegamento della shell va al chassis invece che al signal ground?
Quando l'architettura meccanica e EMC offre un chassis definito e un bond a bassa impedenza al boundary. Nei prodotti senza chassis la strategia può cambiare. Sicurezza, ground loop, EMI e percorso ESD devono essere valutati insieme.
Quali file servono per una review PCB/PCBA della protezione HDMI?
Servono almeno schematico, PCB layout, stack-up, impedance table, connettore e enclosure drawing, BOM con orderable, datasheet/revision dei protettori, state matrix, test specification e requisiti di assembly/inspection. Per una RFQ aggiungere quantità, test, report e schedule.
Checklist finale di release
- Threat model e performance criteria approvati.
- HBM/CDM e IEC trattati come domini distinti.
- TMDS/FRL, DDC, HPD, CEC, +5 V e shield verificati separatamente.
- TVS scelto con Vclamp/Rdyn, leakage, C-V, S-parameter e package.
- Nessun ramo, via o test point critico prima del clamp.
- Ritorno TVS e bond shield/chassis verificati sul layout e sulla meccanica.
- SI verificata per BOM primaria e alternativa.
- Powered, standby, unpowered e hot-plug inclusi nella state matrix.
- Piano IEC/CDE con punti, polarità, conteggio e recovery definito.
- Baseline, log, waveform e post-stress inspection disponibili.
- Stencil, AOI/X-ray, MSL e rework rule approvati.
- AVL, PCN e trigger di requalification controllati.
- RFQ include file, test, report, quantità e responsabilità.
Con questi elementi, la protezione ESD HDMI diventa una decisione verificabile: il progettista controlla il percorso e il margine, NPI e test sanno come accettare la revisione, mentre procurement confronta componenti e fornitori senza introdurre una sostituzione invisibile.