I PCB a 20 strati portano la densità di interconnessione nel territorio dell'HDI avanzato, dove le tradizionali vie passanti e le semplici strutture blind o buried non riescono più a sostenere i requisiti di routing dei moderni dispositivi ad altissimo numero di pin. A questo numero di layer i progetti adottano sempre più spesso l'Any-Layer HDI, nota anche come ELIC, Every Layer Interconnect. Le microvie possono così essere realizzate su ogni layer per collegare ciascun layer a quello adiacente e, grazie a strutture di microvie impilate e riempite in rame, costruire un'interconnessione verticale libera su tutto lo stack-up a 20 strati.
L'Any-Layer HDI a 20 strati non è semplicemente una versione più spinta dello stesso HDI usato a layer count inferiori. Richiede un approccio produttivo radicalmente diverso: invece di costruire attorno a un core multistrato già fabbricato, la scheda viene costruita layer per layer attraverso 10 o più cicli sequenziali di laminazione, foratura e metallizzazione. Ogni ciclo aggiunge un layer di dielettrico e rame, con microvie che si collegano al layer sottostante. Il risultato è una board in cui qualsiasi punto di qualunque layer può collegarsi a qualunque punto del layer adiacente, offrendo una libertà di routing che nessun'altra tecnologia di via può eguagliare.
Questa guida copre il processo produttivo, i requisiti dei materiali, le regole di progetto e la qualifica di affidabilità per i PCB a 20 strati Any-Layer HDI, cioè la tecnologia che rende possibili i design commerciali con la più alta densità di interconnessione oggi disponibile.
I team acquisti e i manager NPI di aziende tecnologiche di primo piano in California, Massachusetts ed Europa occidentale scelgono HILPCB per i build Any-Layer HDI grazie alla nostra affidabilità dimostrata sulle microvie impilate, alla competitività di prezzo sulle costruzioni avanzate e alla disciplina produttiva necessaria per mantenere il rendimento anche su oltre 10 cicli di laminazione sequenziale.
Capacità produttiva HILPCB: Realizziamo PCB a 20 strati con Any-Layer HDI, microvie impilate riempite in rame fino a 6 layer, geometrie fino a 2,5/2,5mil e affidabilità delle microvie verificata via IST oltre 200 cicli termici, dai prototipi NPI ai volumi di produzione.
In Questa Guida
- La sfida di densità che porta al HDI a 20 strati
- Any-Layer HDI vs HDI convenzionale: cosa cambia a 20 strati
- Il processo di buildup sequenziale: layer dopo layer
- Riempimento in rame: la tecnologia critica
- Sistemi di materiali per l'ELIC a 20 strati
- Regole di progetto per l'Any-Layer HDI
- Test di affidabilità: IST e analisi dei failure mode
- Schede a 20 strati con opzioni alta frequenza e rigido-flessibile
- Produzione HDI avanzata in HILPCB
La sfida di densità che porta al HDI a 20 strati
Tre tendenze tecnologiche contemporanee guidano la necessità dell'Any-Layer HDI a 20 strati:Dispositivi BGA a pitch ultra-fine. I moderni application processor, networking ASIC e FPGA di fascia alta usano package BGA con pitch di 0,4-0,5mm e oltre 2000 sfere. Per far uscire tutti i segnali servono connessioni tramite microvia quasi su ogni layer sotto il footprint del componente. L'HDI convenzionale, come 1+N+1 o 2+N+2, limita le blind vias ai primi 1-2 layer esterni per lato e quindi riduce la capacità di escape routing.
Integrazione multi-die. Le architetture System-in-Package e chiplet avvicinano più dispositivi ad alto pin-count, creando congestione di routing tra componenti che non può essere risolta con vie passanti che bloccano tutti i layer.
Miniaturizzazione della scheda. Per line card di networking, moduli avionici e strumenti medicali in cui l'area della board è vincolata, l'HDI a 20 strati consente più funzionalità impilando la capacità di routing in verticale anziché allargare la scheda in orizzontale.
Any-Layer HDI vs HDI convenzionale: cosa cambia a 20 strati
| Caratteristica | HDI convenzionale (2+N+2) | Any-Layer HDI (ELIC) | | :--- | :--- | :--- | | Layer con microvia | Solo i 2 più esterni per lato | Ogni layer | | Struttura del core | Core centrale forato meccanicamente | Nessun core, o core centrale molto sottile | | Estensione delle vie | Microvia = 1-2 layer; vie del core = profondità completa | Microvia = 1 layer; impilate = profondità arbitraria | | Connettività tra layer | Limitata alle transizioni buildup-core | Qualsiasi layer verso quello adiacente | | Capacità di escape BGA | Limitata dal numero di layer buildup | Cresce con il numero totale di layer | | Complessità produttiva | 2-3 cicli di laminazione | Oltre 10 cicli di laminazione |Compromesso pratico: ELIC ibrido con core
Un ELIC completo a 20 strati, quindi 18 cicli di laminazione, è estremamente costoso. Un compromesso pratico consiste nell'usare un core multistrato convenzionale con buildup ELIC, per esempio 5+10+5: core da 10 layer con vie passanti e interrate, più 5 layer ELIC di buildup per ciascun lato. In questo modo i cicli di laminazione si riducono a 5 per lato, pur offrendo connettività Any-Layer sugli strati esterni dove serve l'escape dei BGA a passo fine.
Il processo di buildup sequenziale: layer dopo layer
Per una struttura di microvie impilate alta 5 layer, cioè da L1 a L5:- Preparazione del substrato: Il core o il buildup precedente ha già completato il pattern in rame di L5, con le landing pad definite.
- Applicazione del dielettrico: RCC, resin-coated copper, oppure prepreg viene laminato su L5 per formare il dielettrico L4-L5. Nel caso di RCC, lo spessore tipico è 40-80μm.
- Foratura laser: Laser UV o CO2 eseguono le microvie dalla superficie L4 fino alle landing pad di L5. Il diametro tipico è 60-100μm in alto e 40-60μm in basso, quindi conico.
- Desmear e strato seed: Il plasma desmear pulisce il fondo del via. Il rame chimico deposita poi uno strato conduttivo seed su pareti e fondo del via.
- Riempimento in rame: Il rame elettrolitico riempie completamente la microvia grazie a una chimica specifica con additivi organici, soppressori, acceleratori e leveler, che consente un riempimento bottom-up privo di vuoti.
- Planarizzazione: Una lucidatura meccanica crea una superficie piatta con planarità ±5μm per la successiva landing pad.
- Patterning: Immagine fotolitografica e incisione definiscono il pattern in rame di L4.
- Ripetizione: I passaggi 2-7 vengono ripetuti per ciascun layer successivo, quindi L3, L2 e L1.
Parametri di processo critici
- Precisione di foratura laser: Ogni microvia deve centrarsi sulla pad riempita sottostante entro ±15-25μm. I sistemi di pattern recognition si allineano ai fiducial del layer appena metallizzato.
- Qualità del riempimento in rame: Qualsiasi vuoto o giunzione diventa un punto di innesco delle cricche durante il ciclo termico. Il riempimento deve essere al 100% senza vuoti, con dimple non superiore a 5μm.
- Planarizzazione: La planarità della superficie deve rimanere entro ±5μm su tutto il pannello. Una lucidatura eccessiva espone il dielettrico; una lucidatura insufficiente genera errori di profondità nella foratura del layer successivo.
Questo è un PCB Any-Layer HDI a 20 strati.
Riempimento in rame: la tecnologia critica
Il riempimento in rame è il singolo processo più critico nella fabbricazione di microvie impilate. Il riempimento deve essere totalmente privo di vuoti, con superficie piana e struttura metallurgica sana, per sopravvivere allo stress termico dei cicli di laminazione successivi e dell'esercizio sul campo.Chimica del processo di riempimento
Il riempimento in rame utilizza una chimica galvanica specifica nella quale gli acceleratori si concentrano sul fondo del via, cioè sulla superficie concava, aumentando localmente il tasso di deposito; i soppressori si concentrano all'ingresso del via e sul rame di campo, rallentando il deposito; i leveler mantengono la superficie uniforme durante il riempimento. Questa differenza di azione consente un riempimento bottom-up che chiude completamente il via senza intrappolare vuoti.
Specifiche di qualità del riempimento
| Parametro | Specifica |
|---|---|
| Completezza del riempimento | 100% senza vuoti in sezione |
| Dimple superficiale, concavità | ≤5μm |
| Protrusione superficiale, convessità | ≤10μm |
| Struttura del grano di rame | Colonnare o equiassica, senza vuoti laminari |
| Peel strength su superficie riempita | ≥6 lb/in |
Sistemi di materiali per l'ELIC a 20 strati
### Materiali per i layer di buildupResin-Coated Copper, RCC / ABF: È il materiale preferito per il buildup ELIC. Offre il dielettrico più sottile, 40-80μm, non contiene rinforzo in vetro e quindi consente forature UV molto pulite e pareti di via più lisce. I valori tipici sono Dk 3,3-3,5 e Df 0,005-0,010 a 1GHz.
Prepreg ultra-sottile: Quando alcuni layer di buildup richiedono rinforzo in vetro, stili come 1027 con 28μm di vetro o 1017 con 15μm possono ancora essere lavorati a laser. I laser CO2 gestiscono circa 3mil di dielettrico rinforzato, quelli UV circa 2mil.
Requisiti del materiale core
I materiali del core devono sopportare oltre 10 cicli di pressa a 180-200°C. Servono quindi materiali con Tg ≥180°C e Td ≥340°C. Isola 370HR, Panasonic Megtron 6 e ITEQ IT-988SE sono materiali core già collaudati.
Foglia di rame
Le foglie di rame ultra-sottili da 9-12μm consentono incisioni fini fino a 2,5/2,5mil trace/space. Per i segnali ad alta velocità oltre 10Gbps, il rame LP o VLP, low profile e very low profile, con Rz <3μm, riduce anche le perdite conduttive.
Regole di progetto per l'Any-Layer HDI
| Parametro | Standard | Avanzato | | :--- | :--- | :--- | | Diametro superiore microvia | 100μm | 75μm | | Diametro inferiore microvia | 60μm | 40μm | | Capture / target pad | 250μm | 200μm | | Altezza massima stack | 5 layer | 7 layer | | Larghezza minima traccia | 3mil, 75μm | 2,5mil, 63μm | | Spaziatura minima | 3mil | 2,5mil | | Registration per layer | ±25μm | ±15μm |Limiti dell'altezza di stack
La pratica industriale limita normalmente le microvie impilate a 5-6 layer per un'affidabilità standard. Ogni layer aggiuntivo incrementa lo stress termico cumulativo. La microvia più bassa di uno stack a 5 livelli subisce già 5 esposizioni termiche durante il buildup, più gli ulteriori reflow dell'assemblaggio. Stack da 7 layer o più richiedono chimica di riempimento migliorata, planarizzazione ottimizzata e qualifica di affidabilità aggiuntiva, tipicamente oltre 300 cicli IST invece di 200.
Impedenza su dielettrici sottili
I layer di buildup ELIC usano dielettrici sottili, 2-3mil, che producono microstrip o stripline fortemente accoppiate con larghezze molto strette per arrivare a 50Ω. Su RCC da 2mil con Dk 3,4, una microstrip da 50Ω richiede circa 3,0mil di larghezza, già al limite della fotolitografia standard.
Per coppie differenziali da 100Ω su RCC sottile, le singole tracce scendono attorno a 2,0-2,5mil con spaziatura di 3-4mil. Per produrre queste geometrie con costanza serve il Laser Direct Imaging, LDI, invece della classica esposizione con fotomaschera, insieme a una chimica di incisione modificata per controllare il sottosquadro.
Budget di registration per microvie impilate
La registration è il controllo geometrico più critico per l'Any-Layer HDI. Ogni layer di buildup aggiunge ±15-25μm di incertezza. Su uno stack a 5 livelli, il fuori registro cumulativo può raggiungere ±75-125μm:
| Altezza stack | Registration cumulativa, worst case | Capture pad minima richiesta |
|---|---|---|
| 2 livelli | ±30-50μm | 200μm |
| 3 livelli | ±45-75μm | 225μm |
| 4 livelli | ±60-100μm | 250μm |
| 5 livelli | ±75-125μm | 275μm |
| 6 livelli | ±90-150μm | 300μm |
Sistemi avanzati di allineamento globale ai fiducial raggiungono ±15μm per layer, riducendo l'errore cumulativo di uno stack a 5 livelli a ±75μm e rendendo praticabili le capture pad da 200μm richieste per l'escape dei BGA a passo fine.
Ottimizzazione DFM per HDI a 20 strati
Strategia di dimensionamento dei pad via: Utilizzare pad graduati, più grandi su L1 e progressivamente più piccoli verso gli strati interni. Questo massimizza la densità di routing dove lo spazio è più limitato.
Bilanciamento del rame per ogni layer di buildup: Mantenere la densità di rame entro ±15% tra L1 e L20 per ridurre il warpage. I layer RCC sono particolarmente sensibili, perché privi di rinforzo in vetro e quindi dipendono molto dall'equilibrio delle tensioni del rame per la stabilità dimensionale.
Utilizzo del pannello: L'Any-Layer HDI ha un'utilizzazione del pannello inferiore rispetto alle schede convenzionali, perché richiede bordi più ampi per coupon IST e monitoraggio di processo. Questo va considerato nel calcolo del costo unitario.
Design for test: Prevedere accesso ai test point su almeno due layer esterni. Con 20 strati l'accesso con sonde ICT diventa difficile, quindi per le connessioni sepolte va considerato il boundary scan JTAG come parte della strategia di test funzionale.
La struttura dei costi dell'Any-Layer HDI a 20 strati
Capire i fattori di costo aiuta gli ingegneri a decidere fra ELIC completo e approccio ibrido:
| Voce di costo | ELIC (10+10) | Ibrido (5+10+5) | Standard 20L |
|---|---|---|---|
| Cicli di laminazione | 18 | 10 | 2-3 |
| Cicli di foratura laser | 18 | 10 | 0-2 |
| Cicli di riempimento rame | 18 | 10 | 0 |
| Costo materiali | Massimo, RCC | Medio | Minimo, FR-4 |
| Difficoltà di registration | Estrema | Alta | Standard |
| Yield tipico | 60-75% | 75-85% | 85-95% |
| Costo unitario relativo allo standard | 5-8× | 3-5× | 1× |
L'approccio ibrido 5+10+5 offre nella maggior parte delle applicazioni il miglior rapporto prezzo/prestazioni: connettività Any-Layer dove l'escape BGA la richiede, cioè negli strati esterni, ed economia delle vie convenzionali nel core dove basta quella.
Considerazioni sul lead time
Le schede ELIC complete a 20 strati richiedono in prototipazione circa 20-30 giorni lavorativi, perché ogni ciclo di laminazione richiede 1-2 giorni contando setup, pressatura e raffreddamento. Le costruzioni ibride 5+10+5 riducono il lead time a 15-20 giorni, dato che il core interno può essere fabbricato in parallelo alla preparazione degli strati esterni. In produzione il lead time migliora ancora quando il setup di processo viene ammortizzato su più pannelli.
Test di affidabilità: IST e analisi dei failure mode
### IST, Interconnect Stress TestL'IST è il gold standard per l'affidabilità delle microvie HDI. Un coupon in daisy-chain collega in serie tutte le microvie impilate. Il coupon viene sottoposto a rapidi cicli termici, tipicamente da temperatura ambiente a 150°C, circa 200 cicli/ora, monitorando continuamente la resistenza. Un aumento di resistenza superiore al 10% indica un guasto.
I requisiti IPC impongono che le microvie impilate sopravvivano a 200 cicli IST secondo IPC-2315. HILPCB qualifica i lotti di produzione a oltre 300 cicli per avere margine aggiuntivo.
Failure mode
| Modalità | Meccanismo | Rilevazione |
|---|---|---|
| Crack del barrel | Stress da mismatch di CTE | Sezione, IST |
| Separazione al fondo | Riempimento incompleto o adesione scarsa | Sezione, continuità |
| Frattura dello stack | Stress cumulativo su stack multilayer | Monitoraggio IST |
| Espansione dei vuoti | Microvuoti che si allargano durante il reflow | X-ray, sezione |
Campionamento di microsezione
Le schede HDI a 20 strati in produzione richiedono tassi di campionamento più elevati. Il first article prevede un set completo di microsezioni per tutte le configurazioni via uniche, mentre i lotti produttivi richiedono in genere un set ogni 50 pannelli.
Schede a 20 strati con opzioni alta frequenza e rigido-flessibile
### Costruzioni ad alta frequenza a 20 stratiPer line card di networking e switch da data center che trasportano SerDes 56G-112G, le schede a 20 strati possono usare materiali core low-loss, come Megtron 6, con buildup in RCC. Il rame VLP sui layer di segnale ad alta velocità riduce la perdita conduttiva alle frequenze multi-GHz.
Rigido-flessibile a 20 strati
Le costruzioni rigido-flessibili a 20 strati servono sistemi aerospace e medicali ultra-compatti. I layer flex, tipicamente 2-4, trasportano segnali fra sezioni rigide che contengono lo stack-up HDI completo a 20 strati.
Ponte verso i substrati IC
La capacità sui substrati IC di HILPCB estende il concetto ELIC fino al packaging di grado semiconduttore, con processi SAP fine-line fino a 15-20μm di trace/space.
Profondità del controllo di processo: cosa separa l'ELIC da produzione dall'ELIC da prototipo
Chimica del bagno di riempimento rame: la variabile nascosta
Il processo di riempimento elettrolitico in rame usa un equilibrio delicato di tre famiglie di additivi organici: acceleratori, SPS ovvero bis(3-sulfopropyl) disulfide, soppressori, PEG cioè polyethylene glycol, e leveler come JGB, Janus Green B, o composti proprietari. Questi additivi vengono consumati durante la deposizione e si degradano per interazione chimica. Un bagno che il Giorno 1 produce riempimenti perfetti può generare il 5-10% di voiding al Giorno 3 se non viene corretto.
Durante la produzione ELIC, HILPCB esegue analisi CVS, Cyclic Voltammetric Stripping, ogni 8 ore sulla chimica del bagno di riempimento. La concentrazione degli acceleratori viene mantenuta entro ±5% del target e i rapporti tra soppressori e leveler vengono regolati in base all'analisi in tempo reale, non su calendari fissi. Questo rigore analitico è ciò che ci permette di mantenere una qualità di riempimento a vuoto zero lungo produzioni multi-settimanali, capacità che molti fabbricanti in grado di realizzare prototipi ELIC non riescono a sostenere in volume.
Registration della foratura laser: precisione sotto i 25μm
Ogni microvia impilata deve atterrare entro ±15-25μm dal centro della via pad riempita sottostante. Su uno stack a 5 livelli, l'errore cumulativo raggiunge ±75-125μm. I sistemi UV laser drill di HILPCB usano pattern recognition in tempo reale per allineare ogni nuova via ai fiducial della superficie appena metallizzata, ottenendo una registration di ±18μm che mantiene anche gli stack a 5 livelli entro i limiti della capture pad.
Gestione dell'esposizione termica
Quando viene aggiunto il quinto layer di buildup per lato, il core centrale ha già attraversato più di 10 cicli completi di laminazione a 180-200°C. HILPCB monitora quindi l'integrità del materiale core misurando il Tg su coupon dedicati ai cicli 5 e 10. Qualsiasi degrado di Tg superiore a 5°C fa scattare un'indagine prima che i pannelli coinvolti procedano al passo successivo.
Produzione HDI avanzata in HILPCB
L'Any-Layer HDI a 20 strati richiede una disciplina produttiva che poche fabbriche PCB riescono a mantenere. Il processo di buildup sequenziale di HILPCB viene monitorato con metrologia in linea a ogni ciclo di laminazione, assicurando l'affidabilità delle microvie impilate richiesta dalle aziende leader del settore semiconduttori e networking.Any-Layer HDI, ELIC: Strutture ELIC complete e ibride, come 5+10+5. Microvie impilate fino a 6 layer con riempimento in rame.
Lavorazione microvie: Foratura laser UV e CO2, riempimento rame elettrolitico con dimple ≤5μm, planarizzazione meccanica. Riempimento senza vuoti verificato con X-ray e sezione.
Geometrie fini: 2,5/2,5mil trace/space sui layer di buildup, 3/3mil sul core. Foglie di rame ultra-sottili 9-12μm con superficie VLP.
Sistemi di materiali: RCC, ABF, prepreg ultra-sottile, materiali core high-Tg/high-Td e rame VLP.
Affidabilità: Test IST, 200+ cicli standard e 300+ disponibili, sezione su tutte le posizioni via uniche, thermal shock con solder float a 288°C per 6 cicli. Conformità IPC-6012 Class 3 e IPC-2226 Type III.
Produzione: Prototipi NPI da 10 giorni lavorativi, produzione di volume con completa tracciabilità di lotto e assemblaggio SMT turnkey per schede populate.
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